专利名称：与半导体功率器件集成的多级静电放电保护电路的优化布图结构的制作方法
技术领域：
本发明主要涉及半导体功率器件的布图结构及制造工艺。更具体地，本
发明涉及与半导体功率器件集成的多级静电放电(ESD， electrostatic discharge)保护元件的优化布图结构，以期达到更为方便的布图，更好的ESD 泄漏权衡以及对于小芯片尺寸具有更佳縮放性的目的。
背景技术：
制造带有ESD的保护电路的半导体功率器件的常规布图结构仍有一定 的限制。通常的做法是将ESD保护电路设置在栅极区上。然而，当这样的器 件因不同ESD等级保护的应用被要求制造于不同尺寸的芯片上时，这样的布 图结构极大地限制了半导体功率器件上ESD布图结构的縮放性。这样的布图 结构也限制了对器件结构进行修改的灵活性。常规的布图设计由于ESD保护 器件的宽度仅有有限的调整范围因此限制能够由ESD电路改向的电流量的 事实限制了 ESD的等级。通常来说，高ESD保护也就是ESD电路具有高 ESD等级要求更宽的ESD宽度。然而，当ESD电路设置在栅极区上时，ESD 的宽度受限于栅极区的尺寸大小,而栅极区的尺寸一般被保持得尽可能小，通 常的宽度仅够用于提供栅极连接的引线键合。
图1A到IB分别是美国专利4,492,974和4,831,424公开的单级ESD保 护电路和带有栅极电阻Rg的单级保护电路的电路图。图1C是美国专利 6,172,383公开的带有栅极电阻Rg的两级ESD保护电路。这些ESD保护电 路上形成带有或不带有Rg的用于ESD保护的一定对数的齐纳二极管，分别 如图1D和1E所示。如上所述，通常，栅极区的尺寸被设计成保持得尽可能 小，仅够用于提供栅极连接的引线键合。在相同的器件尺寸下，大的栅极区 尺寸导致较小的活动区域。小活动区域导致器件性能变差，诸如导通电阻变 大，意味着消耗更多的电能。为了获得相同的器件性能，必须将芯片尺寸增 大，这样会导致产品成本升高。通常来说，在相同的器件性能，例如相同的电能消耗和ESD等级的情况下，较小的芯片尺寸可以带来更好的性价比。因 为这些原因，栅极区的尺寸通常固定于一个确定的尺寸，诸如150拜X 150拜。由于栅极区面积的局限，没有空间对ESD布图做出调整，例如通过 对ESD宽度的调整来调整ESD的等级也受限于栅极区的尺寸。
最近，由于越来越多的高速开关器件被制造在用于便携应用设备的小芯 片上的事实，带来越来越多的克服这一限制和难点的需求。由大尺寸芯片支 持的器件即使没有ESD保护，由于它的大输入电容(Ciss)，因此通常也会 有较高的ESD等级。与此相反，由小尺寸芯片支持的器件，由于有较小的输 入电容，因此，通常导致较低的ESD等级。因为这些原因，由小尺寸芯片支 持的器件在人为接触时会因为静电放电而损毁。因此小尺寸芯片的高ESD等 级可以明显提升其可靠性。然而，为了达到在较小的芯片上节省芯片面积的 目的，ESD电路通常被制造在栅极区上，以此来扩展活动单元的面积，然而， 这样又限制了 ESD布图结构的灵活性，同时也进一步限制了由小尺寸芯片支 持的器件的ESD保护等级。由于上述原因，对于提供带有更高ESD保护等 级以及应对不同的芯片尺寸在器件布图结构做出重新安排方面有更高灵活性 的半导体功率器件的需求就很强烈。特别是对于小尺寸芯片支持的器件，仍 然存在对于进一步提供能够克服上述限制的新颖的灵活地用于半导体功率器 件的ESD电路的需求。
因此，有必要提供一种用于半导体功率器件上的ESD电路的替代的布图 结构，该布图结构不受限于常规的栅极区ESD结构，同时提高ESD的等级。 同时也希望新的布图结构可以带来对于縮放性的更好的灵活性，使ESD保护 电路可以更方便地与半导体功率器件集成，提供更有效的保护，使上述的难 点及限制得以克服。
发明内容
本发明的一个目的是通过在半导体功率器件的外围区域形成作为掺杂条 的ESD保护电路提供半导体功率器件上的ESD保护电路的一种新的优化布 图结构。该新的优化布图结构大大提升了形成采用不同宽度，不同级数以及 带有或不带有栅极互连电阻Rg的ESD保护电路的方便程度和灵活性。这样 的设计及结构也使提升ESD等级以达到更小的泄漏电流和更好的保护性能成为可能。经减小的栅极泄漏电流可以实现小于IOkiA。这样的布图结构可 以进一步使ESD保护电路能够应对更小的芯片以对于布图设计的不同灵活 的替代选择而具有方便的縮放性。
为达上述目的，本发明公开了一种在半导体衬底上支持的半导体功率器 件，该器件包括多个晶体管单元，每一个晶体管单元都有源极和漏极，以及 控制源极和漏极之间传输的电流的栅极。该半导体功率器件还包括连接到源 区的源极金属层，以及构造为在功率器件的源区周暨的连接于栅极区的金属 带的栅极金属层，其中栅极金属层和栅极区(也是金属)与源极金属层之间 通过金属间隙分离。半导体功率器件还包括ESD保护电路，该ESD保护电 路包括构成齐纳二极管对的多个相反导电性的交替的掺杂多晶硅区，该齐纳 二极管对横跨金属间隙延伸，并在半导体衬底的外围区域上连接在栅极金属 层和源极金属层之间。
所述的ESD保护电路还包括栅极区周围的一定对数的齐纳二极管，作为 半导体功率器件的分离的ESD保护电路网。
所述的栅极区周围的一对掺杂多晶硅区具有比设置在远离栅极区的外围 区域的ESD保护电路更高的击穿电压。
设置在外围区域的所述ESD保护电路具有比在栅极区周围的掺杂介电 区域更小的宽度，用以提供经减少的栅极泄漏电流。
设置在外围区域的所述ESD保护电路具有比栅极区周围的掺杂介电区 域更少对数的掺杂区域，用以提供预先定义的ESD等级。 '
设置在外围区域的所述ESD保护电路还包括多个ESD保护级，其中每 一级包括多个作为相反导电性的齐纳二极管区域的掺杂介电区域，其中每一 级也具有不同的宽度。
设置在外围区域的所述ESD保护电路还包括多个ESD保护级，其中每 一级包括多个作为相反导电性的齐纳二极管区域的掺杂介电区域，其中每一 级具有不同对ff的相反导电性的掺杂区域。
设置在外围区域的所述ESD保护电路还包括多个作为在ESD保护级之 间连接到外围区域上的栅极金属层的电阻的掺杂多晶硅条。
设置在外围区域的所述ESD保护电路还包括多个ESD保护级，其中ESD 保护电路的第一级具有最多对数的作为ESD 二极管的掺杂介电区域，用以减少栅极泄漏电流。
设置在外围区域的所述ESD保护电路还包括多个ESD保护级，其中每 一级包括多个作为导电性相反的齐纳二极管区域的掺杂介电区域,其中，ESD 保护电路还包括作为连接在多个ESD保护级之间的电阻的掺杂绝缘条。
所述的ESD保护电路还包括栅极区周围的作为分离的ESD保护电路网 的多对掺杂介电区域，其中，该分离的ESD保护电路网还包括第二ESD保 护级，该保护级包括多个掺杂介电区域，该掺杂介电区域从源极金属层跨过 金属间隙延伸到位于与顶部外围区域相对的底部外围区域上的栅极金属层。
本发明还公开了一种保护构建在半导体衬底上的半导体功率器件免受 ESD脉冲的方法；该方法包括的一个步骤是通过在每一个保护级中包括多 个其作用为在半导体衬底的外围区域上在栅极金属层和源极金属层之间延伸 的ESD 二极管的导电性相反的掺杂介电区域而形成带有至少两个ESD保护 级的ESD保护电路。该方法还包括的一个步骤是形成带有基于预先定义的 ESD等级的宽度的第一 ESD保护级和基于预先定义的栅极泄漏电流形成在 多个ESD保护级中拥有最少对数的掺杂介电区域的最后一个ESD保护级。
该方法还包括的一个步骤是，通过在外围区域形成若干对数的作为在多 个EDS保护级中具有最低击穿电压的分离的ESD保护电路网的掺杂介电区 域保护薄栅极氧化层。
该方法还包括的一个步骤是，通过形成作为设置在半导体衬底的底部外 围的多对齐纳二极管的多个掺杂介电区域在分离的ESD保护电路网中至少 形成另一个ESD保护级。
本发明提供的与半导体功率器件集成的多级ESD保护电路的优化布图 结构，大大提升了形成采用不同宽度，不同级数以及带有或不带有栅极互连 电阻的ESD保护电路的方便程度和灵活性。这样的设计及结构也使提升ESD 等级以达到更小的泄漏电流和更好的保护性能成为可能。这样的布图结构可 以进一步使ESD保护电路能够应对更小的芯片以对于布图设计的不同灵活 的替代选择而具有方便的縮放性。
通过参考以下各个附图，阅读下文对优选实施例的详细叙述，本发明的 上述及其他的目标和优点对于本技术领域的普通熟练技术人员来说无疑是显 而易见的。
图1A至IE是根据通过ESD保护电路保护的MOSFET器件的常规布图 结构的带有单级和两级ESD保护电路的MOSFET器件的电路图和俯视图2A和2B分别是本发明的ESD保护电路形成为外围区域上的掺杂条 的ESD保护MOSFET器件的俯视图和俯视图一角的分解图3A， 3B和3C分别是本发明的两级ESD保护电路形成为顶部外围区 域，栅极区周围和底部的底部外围区域上的掺杂条的ESD保护MOSFET器 件的俯视图，两级ESD电路图和俯视图一角的分解图4A和4B分别是本发明的多级ESD保护电路形成为外围区域上掺杂 条，同时带有能够更有效地消除ESD脉冲的顶部和底部ESD网络电路的ESD 保护MOSFET器件的俯视图和俯视图一角的分解图5是显示作为ESD保护电路宽度的函数的栅极泄漏电流的示意图；图 中显示了对于本发明中作为注入条形成的不同对数的ESD齐纳二极管的该 泄漏电流的变化趋势；
图6A至6N是一系列MOSFET器件的侧截面图，用于显示在MOSFET 器件的外围区域形成作为掺杂条的ESD保护电路的制造工艺。
具体实施例方式
下文将参考结合附图1 附图6对本发明进行详尽叙述。 参考作为本发明的例如MOSFET器件100的半导体功率器件的俯视图和 俯视图的一部分的部分分解图的图2A和2B。 MOSFET器件100包括延伸的 栅极金属层110'设置于器件外围边缘的栅极区110以及源极触点金属层120。 在源极金属层120和栅极区110以及栅极金属层110'之间具有开出的金属 间隙115。外围ESD保护电路130设置在半导体功率器件的外围。如图2B 的分解图更明确地显示，所形成的外围ESD电路垂直横跨在金属间隙115之 上，从栅极金属层110'延伸而到达源极金属层120的外边缘。外围ESD电 路130包括并排的多个P型条135-P和N型条135-N, ESD栅极金属触点 140-G和ESD源极金属触点140-S设置在栅极金属层110'和源极120上以 形成齐纳二极管。该实施例中有4对齐纳二极管。在器件外围的右侧也有多个槽终端125，作为从覆盖在源极金属层下的活动单元区域延伸到设置在器 件右边缘的栅极金属层110'的栅极渠道，用于将栅极金属层110'连接到活 动单元区域中的栅极。参考另一个实施例的带有例如ESDP_1 230-1和ESDP一2 230-2的两级 ESD保护电路的半导体功率器件200的图3A至图3C，其中两个对应的栅极 电阻即Rgl 230-R-1和Rg2 230-R-2设置在半导体器件的外围。图3A是 MOSFET器件200的俯视图，该器件包括带有延伸的栅极金属层210'的栅 极区210和源极金属触点220，金属间隙215设置在两者之间。图3A显示外 围ESD保护电路的顶部网络及外围ESD保护电路的底部网络。每一个顶部 和底部网络ESD保护电路都包括两级ESD保护电路，即图示的ESDPJ 230-1 和ESDP一2 230-2 (尽管它们共享ESDP_1 )，并如图3B所示，每一个保护电 路分别连接到栅极电阻Rgl 230-R-1和Rg2 230-R-2以及齐纳寄生电阻Rzl 和Rz2。参考图3C，所形成的每一个外围ESDP电路230-1和230-2横跨在 金属间隙215之上，并分别具有各自的宽度wl和w2，其中，所述宽度沿栅 极金属层210，测量。所述的每一个外围ESDP电路230-1 (ESDP—1)和230-2 (ESDP—2)都包括多对齐纳二极管，每一对齐纳二极管都包括并排的P型掺 杂区域235-P和N型掺杂区域235-N， ESDP栅极金属触点240-G和ESDP 源极金属触点240-S设置在栅极金属层210'和源极220上。栅极电阻Rgl 230-R-1连接在第一和第二 ESDP电路230-1和230-2之间，第二栅极电阻 Rg2 230-R-2连接在第二 ESDP_2和栅极金属层210'之间并引导到槽终端 225。如图3B和3C所示，电阻Rg2 230-R-2可以方便地与外围ESDP一2整 合，这样的设计用于降低栅极的节点电压，用于保护栅极在ESD电压脉冲期 间免受栅氧化的损坏。因此，在ESD环境中，降低栅极电压也进一步提升了 ESD保护功能。如图3A所示，两个ESDP网络，即顶部ESDP网络和底部 ESDP网络以顶部和底部的ESDP网络实施，该两个网络并联连接到栅极区 220，从而ESD保护电路甚至可以更有效地消除ESD脉冲。紧紧围绕栅极区 210设置的第一底部ESDP一1保护电路具有更宽的宽度，从而ESDP一1拥有 更小的寄生齐纳二极管电阻，更有效地保护薄栅极氧化层。如图3A至3C所示的包括两级齐纳二极管的ESD保护电路，其泄漏电 流由如下的方程式(1)表示<formula>formula see original document page 12</formula>(i)
其中，Igss是泄漏电流，n是制造工艺相关的参数；cj是ESDP多晶硅的 传导率;wl是ESDP—1的宽度；w2是ESDP—2的宽度；m是ESDP—2与ESDP—1 的泄漏电流比。由本文可知，所述宽度与栅极金属层210'平行地测量。 ESDP一1的齐纳二极管对数与ESDP_2的齐纳二极管对数的比越大，比率m 也就越大。例如，当ESDP—1有3对齐纳二极管，ESDP一2有2对，而两级 具有相同的宽度并在电压为10V的情况下进行测试时，它们的泄漏电流比m 大约为8，这样就将wl对Igss的影响减到最小。该方程显示了两级ESD的 Igss泄漏电流的预测。
ESD保护等级可以由如下的方程式(2)表示<formula>formula see original document page 12</formula>其中，ESD表示两级ESDP的ESD保护等级。cj是ESDP多晶硅的传导 率；t是ESDP多晶硅的厚度；L是垂直于齐纳二极管的掺杂ESDP区域的栅 极金属层210'的长度。当ESD脉冲通过ESDP从栅极金属层改向到源极金 属层时，方向与电流方向一致(而在正常操作期间宽度与沿栅极金属层210' 的电流方向一致)。在方程式(1)和(2)中，wl是ESDP—1的宽度，w2 是ESDP一2的宽度。方程式(1)和(2)清楚地显示，增加ESDP一1的宽度 将增加ESD保护的等级。Igss公式显示，减小ESDP一2的宽度将减小Igss泄 漏电流。这两个方程式为ESDP布图结构提供了设计方向。
因此，根据本发明所公开的内容，多级ESD保护电路通过高ESD保护 等级的ESD保护实施，例如，形成较宽宽度的ESDP—1设置在MOSFET的 栅极区附近。具有低击穿电压的ESD保护电路处在栅极附近，以向带有薄栅 极氧化层的栅极提供更有效及更及时的保护。如方程式(1)所示，ESDP—1 具有更多对数的掺杂区域以提供更多对数的齐纳二极管，可以减小栅极泄漏 电流，具体将根据图5在后文进一步叙述。带有高ESD保护等级并具有更大 宽度的ESD保护电路形成在栅极区周围，以有效地消除ESD脉冲。
根据上文的叙述，当Igss泄漏电流取决于保护电路的齐纳二极管对数以及较小的ESDP—2的宽度时，例如ESDP_1的最接近于栅极区的ESD保护电 路提供了确定ESD保护等级的临界尺寸。这些原理可以被用于带有任何n 级数的ESD保护电路。因为齐纳二极管在低于其击穿电压时并不传导许多电 流，所以在ESDP—1和ESDP—n之间的ESD保护等级的范围和分布被设计于 有效地消除ESD脉冲。
参考第三示例性实施例的半导体功率器件300的图4A和4B，该功率器 件以设置在器件外围的例如ESDP一l 330-1， ESDP_2 330-2， ESDP—3 330-3， ESDP—4 330-4的四级ESD保护电路和三个对应的栅极电阻即Rgl 330-R-l, Rg2 330-R-2和Rg3 330-R-3实施。依据用于两级ESD保护电路的原理， ESDP_1具有最大的宽度和最多对数的齐纳二极管，每一个后继级都比前一 级有更小的宽度和更少对数的齐纳二极管。图4A是MOSFET器件300的俯 视图，该MOSFET器件300包括栅极区310和源极金属触点320，外围ESD 保护级在图中显示为ESDPJ， ESDP一2， ESDP—3和ESDP—4，每一个ESDP 都连接到一个栅极电阻Rgl 330-R-l, Rg2 330-R-2和Rg3 330-R-3,具体实施 方法如图4B所示。图4A也显示在MOSFET器件底部边缘形成的ESD保护 级ESDP—2 330-2， ESDP—3 330-3和ESDP—4 330-4的底部网络，该底部网络 与顶部网络并联操作。参考图4，图4B显示与图3B所示相类似的布图及结 构配置。其中，拥有最少数量的掺杂条的ESD保护电路ESD一4 330-4设置在 槽终端325附近，用于在限制泄漏电流的同时提供最佳的栅极保护。带有最 多数量的掺杂条及最多齐纳二极管的ESDP一1 330-1设置在远离栅极的地方， 用于提供高ESD保护等级并且对泄漏电流没有负面影响。在该示例性实施例 中具有ESDP一4 330-4，但是没有相应的Rg4。可以包括或者不包括最后的电 阻1^_11，这一点取决于电路的设计。
参考图5，图5是根据实验结果绘制的对于两对和三对齐纳二极管的保 护电路的作为ESDP宽度的函数的栅极泄漏电流Igss的曲线图。图5显示在 10V栅极电压下两对和三对齐纳二极管的相同宽度的分离的ESDP电路的齐 纳二极管泄漏电流Igss。齐纳二极管泄漏电流将对芯片上所有的Igss具有贡 献。图5清楚地显示，在相同的栅极电压下，相比较于较少对数的齐纳二极 管，较多对数的齐纳二极管具有较小的泄漏电流。方程式(1)表明，第一级 应该比第二级具有更多对数的齐纳二极管(使ESDP 1的宽度的影响最小
13化)，而ESDP—2的宽度应该较小。方程式(2)显示，宽的ESDP—1的宽度 提升ESD等级。
图6A至6M是用于说明具有外围ESD保护电路的MOSFET器件的制造 工艺的一系列侧截面图。该工艺从例如硅衬底400的半导体衬底开始，该衬 底在其顶部带有氧化层405。半导体衬底和氧化层两者上都刻蚀出多个槽。 从衬底400上生长一层薄氧化层411。然后在槽中填入多晶硅410,其作用是 沟道栅极，在活动单元区域的沟道栅极之间的距离靠得较近，在靠近衬底400 的外围边缘的终端区域的沟道栅极之间的距离较大。该多晶硅通过背景注入 进行轻量掺杂。如图6A所示，在该多晶硅层的顶部淀积一层氧化层412。在 图6B中，实行氧化掩模刻蚀以留下较小的剩余氧化层412，该剩余氧化层 412作为多晶硅刻蚀的掩模，多晶硅刻蚀留下相应部分的多晶硅层410和槽 中的多晶硅。图6C中，氧化刻蚀去除剩余的氧化层412，同时去除大部分氧 化层405以形成堆叠的氧化-多晶硅层415。在该刻蚀中，除了所述槽中的将 被用作栅极氧化层的以及堆叠的氧化-多晶硅层415下方的将被看作是堆叠 层的一部分的薄氧化层411以外，其他的薄氧化层411也被去除。在图6D 中施加体掩模418，在图6E实行体掺杂杂质的体注入以形成体区域420。在 图6F中去除体掩模418并进行体扩散以将体区域420扩散到衬底400中。 在图6G中施加源极和ESDP注入掩模422,用以注入源区430和位于氧化-多晶硅堆叠层415顶部的多晶硅层中的ESDP掺杂区域435。在图6H中去除 源极和ESDP掩模422并实行源极扩散处理以将源区430扩散到衬底400中 并将ESDP掺杂区域435扩散到氧化-多晶硅堆叠层415中。在图61形成覆 盖顶部表面的由BPSG层440构成的绝缘层，在图6J中施加触点掩模442 以穿过BPSG绝缘层440打开触点开口 。在图6K中进行触点掺杂注入以在 每一个穿过BPSG绝缘层440打开的触点开口下形成触点掺杂区域，然后进 行如图6L所示的金属层450的金属淀积。在图6M中，所进行的工艺过程是 使金属层450形成栅极区450-G和源极触点金属450-S的图形，该栅极区和 源极金属进一步与形成于堆叠的氧化-多晶硅层415中的掺杂ESD保护条和 形成于多晶硅层中的源极掺杂区域435电接触。在该图中仅有一对齐纳二极 管。在图6N中，在MOSFET器件的顶部表面上形成覆盖并保护器件的钝化 层460而完成该制造工艺。本发明中通过在半导体功率器件的外围区域形成作为掺杂条的ESD保 护电路公开了一种新颖的优化ESD保护电路结构和布图。可以方便地形成如 图所示的外围区域上的多级ESDP。可以具有形成具有不同宽度的ESD保护 电路的灵活性以实现不同的ESD保护要求。该制造工艺也考虑到小芯片的縮 放性，同时可以灵活地制造成带有或没有栅极电阻Rg。由于灵活的制造工艺， 所以达到低栅极泄漏电流及高ESD保护等级的目的也更为方便。还有，可以 通过制造如上述图2， 3和4所示的具有顶部和底部ESD保护电路网络的 MOSFET器件在MOSFET器件上方便地形成两个ESDP网络。虽然依据现有的优选实施例对本发明进行了叙述，但应该理解的是上述 公开不能被视为是对本发明的限制。在阅读了上述公开的内容之后，各种替 代和修改对于本技术领域的熟练技术人员无疑是显而易见的。例如，可以使 用其他导电材料代替多晶硅。本技术可以应用于N/P型MOSFET和LDD MOSFET。因此，附后的权利要求应被解释为涵盖落入本发明的真正精神和 范围内的所有替代和修改。
权利要求
1. 一种在半导体衬底上支持的半导体功率器件，其特征在于，该半导体功率 器件包括多个晶体管单元，每一个晶体管单元都具有源极和漏极以及控制源 极和漏极之间传输的电流的栅极，其中所述半导体功率器件还包括连接到所述源区的源极金属层，和构造为围绕所述衬底的外围区域的连 接到栅极区的栅极金属层，其中所述栅极金属层和所述栅极区通过金属间隙 与所述源极金属层分离；和ESD保护电路，该ESD保护电路包括构成齐纳二极管的多个相反导电 类型的交替的掺杂介电区域，该齐纳二极管横跨所述金属间隙延伸并在所述 衬底的所述外围区域上连接在所述栅极金属层和所述源极金属层之间。
2. 如权利要求1所述的半导体功率器件，其特征在于，所述的ESD保护电 路还包括沿所述栅极区的边缘设置的作为所述ESD保护电路的第一级的第 一组齐纳二极管，所述ESD保护电路还包括在远离所述栅极区的外围区域设 置的作为所述ESD保护电路的第二级的第二组齐纳晶体管。
3. 如权利要求2所述的半导体功率器件，其特征在于，其中设置在所述栅极 区边缘的ESD保护电路的第一级具有比设置在远离所述栅极区的外围区域 的ESD保护电路的第二级更高的击穿电压。
4. 如权利要求2所述的半导体功率器件，其特征在于，其中沿栅极区边缘设 置的所述ESD保护电路的第一级具有比设置在远离所述栅极区的外围区域 的ESD保护电路的第二级更多数量的齐纳二极管，用以提供预定义的ESD 保护等级。
5. 如权利要求2所述的半导体功率器件，其特征在于，其中设置在所述外围 区域的所述ESD保护电路的第二级具有比设置在所述栅极区的边缘周围的 所述ESD保护电路的第一级更少数量的齐纳二极管，用以保护薄栅极氧化 层。
6. 如权利要求1所述的半导体功率器件，其特征在于，其中设置在所述外围 区域的ESD保护电路还包括多个ESD保护级，其中每一级都包括构成多个 齐纳二极管的相反导电性的多个掺杂多晶硅区域，其中每个所述级具有不同 的宽度。
7. 如权利要求1所述的半导体功率器件，其特征在于，其中设置在所述外围 区域的ESD保护电路还包括多个ESD保护级，其中每一级都包括构成多个 齐纳二极管的相反导电性的多个掺杂多晶硅区域，其中每个所述级具有不同 数量的齐纳二极管。
8. 如权利要求1所述的半导体功率器件，其特征在于，其中设置在所述外围 区域的ESD保护电路还包括作为在所述ESD保护级之间连接到外围区域上 的所述栅极金属层的电阻的掺杂多晶硅条。
9. 如权利要求1所述的半导体功率器件，其特征在于，其中设置在所述外围 区域的ESD保护电路还包括多个ESD保护级，其中所述的ESD保护电路的 第一级具有最多数量的齐纳二极管，用以减少栅极泄漏电流。
10. 如权利要求1所述的半导体功率器件，其特征在于，其中设置在所述外围 区域的ESD保护电路还包括多个ESD保护级，其中每一级都包括构成多个 齐纳二极管的相反导电性的多个掺杂多晶硅区域，其中，所述ESD保护电路 还包括作为连接在所述多个ESD保护级之间的电阻的掺杂绝缘条。
11. 如权利要求l所述的半导体功率器件，其特征在于，所述的ESD保护电 路还包括设置在衬底外围区域的相对两侧的ESD保护电路的第一网络和 ESD保护电路的第二网络，其中ESD保护电路的每一个第一和第二网络都 包括所述的齐纳二极管。
12. —种在半导体衬底上支持的半导体功率器件，其特征在于，该半导体功率 器件包括多个晶体管单元，每一个晶体管单元都包括源极和漏极以及控制源极和漏极之间传输的电流的栅极，其中所述半导体功率器件还包括连接到所述源区的源极金属层，和构造为围绕所述衬底的外围区域的连接到栅极区的栅极金属层，其中所述栅极金属层和所述栅极区通过金属间隙与所述源极金属层分离；和ESD保护电路，该ESD保护电路包括至少两个ESD保护级，每一级都包括构成ESD 二极管的多个相反导电类型的掺杂介电区域，该ESD 二极管横跨所述金属间隙延伸并在所述衬底的所述外围区域上连接在所述栅极金属层和所述源极金属层之间，其中每一个所述ESD保护级都具有不同的宽度和不同对数的掺杂介电区域。
13. 如权利要求12所述的半导体功率器件，其特征在于，所述的ESD保护电 路还包括一对在所述栅极区周围的掺杂介电区域，该掺杂介电区域作为分离 的ESD保护电路网络，该ESD保护电路网络具有多个ESD保护级，每一级 都具有作为设置于所述半导体衬底的底部外围的ESD 二极管的多个掺杂介 电区域。
14. 如权利要求13所述的半导体功率器件，其特征在于，其中所述的栅极区周围的对掺杂介电区域具有比设置在远离所述栅极区的外 围区域的ESD保护电路更高的击穿电压；以及设置在顶部外围区域的所述多个ESD保护级具有第一级，该第一级具有 最多对数的掺杂介电区域，用以减少栅极泄漏电流，所述第一ESD保护级具 有比所述栅极区周围的所述的该对掺杂介电区域更大的宽度，用以提供预定 义的ESD等级。
15. —种在半导体衬底上支持的半导体功率器件，其特征在于，该半导体功率 器件包括ESD保护电路，其包括至少两个ESD保护级，每一级都包括构成ESD 二极管的多个相反导电类型的掺杂介电区域，该ESD 二极管在所述衬底的外 围区域上在所述栅极金属层和源极金属层之间延伸，其中，第一ESD保护级 具有基于预定义的ESD等级的宽度，并且基于预定义的栅极泄漏电流在所述多个ESD保护级中具有最多对数的掺杂介电区域。
16. 如权利要求15所述的半导体功率器件，其特征在于，所述的ESD保护电 路还包括一对在栅极区周围的掺杂介电区域，该掺杂介电区域作为分离的 ESD保护电流网络，该ESD保护电流网络在所述多个ESD保护级中具有最 高的击穿电压，但还是低于栅极氧化层的击穿电压，用以保护薄栅极氧化层。
17. 如权利要求15所述的半导体功率器件，其特征在于，所述的分离ESD保 护电路网络还包括多个ESD保护级每一级都具有作为设置在所述半导体衬 底的底部外围的ESD 二极管的多个掺杂介电区域。
18. —种保护在半导体衬底上支持的半导体功率器件使其免受ESD脉冲的方 法，其特征在于，该方法包括-通过在每一个保护级中包括多个其作用为在所述半导体衬底的外围区域 上在栅极金属层和源极金属层之间延伸的ESD 二极管的导电性相反的掺杂 介电区域而形成带有至少两个ESD保护级的ESD保护电路；和形成带有基于预先定义的ESD等级的宽度和基于预先定义的栅极泄漏 电流在所述多个ESD保护级中拥有最大对数的掺杂介电区域的第一 ESD保 护级。
19. 如权利要求18所述的方法，其特征在于，该方法还包括下述步骤通过 形成围绕栅极终端(125， 225， 325)的一对掺杂介电区域保护薄栅极氧化层， 该掺杂介电区域作为在所述ESD保护级中具有最低击穿电压的分离的ESD 保护电路网络。
20. 如权利要求19所述的方法，其特征在于，该方法还包括下述步骤通过 形成作为设置在所述半导体衬底的底部外围的ESD 二极管的多个掺杂介电 区域在所述分离的ESD保护电路网络中至少形成另一个ESD保护极。
全文摘要
本发明涉及一个在半导体衬底上支持的半导体功率器件，其包括多个晶体管单元，每一个晶体管单元都具有源极和漏极以及控制源极和漏极之间传输电流的栅极。该半导体还包括连接到源区的源极金属层，和构造为围绕衬底的外围区域的连接到栅极区的金属带的栅极金属层，其中，栅极金属层和栅极区通过金属间隙与源极金属层分离。该半导体功率器件还包括ESD保护电路，该ESD保护电路包括构成ESD二极管的多个相反导电性的掺杂介电区域，该ESD二极管横跨金属间隙延伸并在衬底的外围区域上连接在栅极金属层和源极金属层之间。
文档编号H01L27/02GK101312189SQ20081010058
公开日2008年11月26日 申请日期2008年5月20日 优先权日2007年5月21日
发明者伍时谦, 安荷·叭剌, 继 潘, 薇 王, 毅 苏 申请人:万国半导体股份有限公司