具有增加测试图案区域的参数测试线的制作方法

专利名称：具有增加测试图案区域的参数测试线的制作方法
技术领域：
本发明涉及一种集成电路测试，特别是关于晶圆允收测试
(WAT)、制禾呈控制监控(PCM)及其它研究与开发(R&D)测试 需求的集成电路晶圓基板上的参数测试线结构。
背景技术：
在集成电路制造中，半导体晶圓于相邻晶圓晶粒间的切割道区 域内典型地包含多条测试线。每一条测试线包含"i午多待测装置 (Devices Under Test; DUTs )，其通常与在晶圆晶4立区》或内用于形 成集成电^各产品的结构相似。待测装置通常与功能'性电鴻"吏用相同 制程步骤，同时形成于测试在线相邻探针垫间的测试图案区域内。 探针垫通常为测试在线的平坦、正方形金属表面，可通过探针垫施 加测试刺激至相对应的待测装置。待测装置的参数测试结果通常用 于监控、改善及精修半导体制造程序。于测试在线测试结构的良率 常用于预测在晶粒区域内功能性集成电路的良率。
图1A显示已知参数测试线形成于其上的半导体晶圓基板层5 的部分平面图。参凄t测i式线20形成于相4p晶圓晶并立15间的切割道 区域10内。每一测试线由一连串对准的4笨针垫构成。各探针垫25 为正方形且可由金属或其它传电材料构成。测试在线的纟果针垫可电 性连接至形成在相邻探针垫间的探针垫层下的多个4寺测装置30。具 有不同待测装置的多条测试线形成于遍及基板的切割道区域内。待 测装置为以下形式的测试结构电阻器、电容器、电感器、二极管、晶体管、或类似的测试结构，其系_没计来量测例如金属氧化物半导
体场效晶体管临界电压(MOSFET Vt)、接触/介层链电阻、片电容、 阐极氧化层崩溃电压及类似的装置参数。通过研究这些参数，而可 监控、改善及精修半导体制程。
图1B为显示沿图1A的AA，长度方向的示范参凌t测试线20的 部分示意截面图。为避免重复，用于图1A的相同标号及字母将用 于接下来图中的诸多组件。再者，描术于图1A中的参考标号将不 再于此详细描述。如图1B所示，已知参数测试线20—般由二个主 要部分构成。如截面图所示，第一个部分为与对应特定4支术世代的 一4殳性架构的测试线结构。这部分的测试线结构包含一基一反层5、 形成于基板层5上面的绝缘层8、以及形成于绝缘层8上表面上具 有相同垫节距且相同形状的多个探针垫25。每一探针垫25电连接 于下方的堆叠介层结构，其于各金属层包含一正方形金属片通过一 个或多个介层互相地耦合。探针垫结构(探针垫25及形成于其下 的堆叠介层结构)通过绝缘材料8与邻近的探针垫结构分隔。这部 分的测试线结构定义例如线长、线宽、探针垫尺寸、纟笨针垫节距、 测试图案尺寸等等的测试线参数。第二部分测试线结构由多个待测 装置30构成，例如图1B所示的R (电阻)及C (电容)，其形成 于测试线20上相邻纟笨针垫25间的测试图案区域内。这部分的测试 线结构通过设计监控不同制程参数或评估不同装置结构及电路产 品的待测装置，而使测试线彼此有所区隔。实际上，首先提供一般 性架构的测试线结构布局给测试线i殳计者。测试线i殳计者4妻着利用 预定测试图案区域大小为实体限制，通过"插入"客制的待测装置 于预定架构内，而"客制化，， 一般性架构的结构。在图1B中，待 测装置30以掺杂硅基板片电阻R的形式"插入"于垫1及垫2间 的测试图案区域，且电连接于垫1的Ml (第一金属层)片及垫2 的M1片。如另一个例子所示，待测装置30以电容的形式"插入，，
6于垫2及垫3间的测试图案区域，且电连接于垫2的M2片及垫3 的M3片，i殳i十成量观'J M3至M2的介电漏电;充。
随着为了满足于单芯片内整合更复杂电路功能持续增加的需 求，而在集成电路中持续缩减装置的特征尺寸，相似的趋势已出现 于参数测试线的尺寸及结构上。亦即随着每一技术世^，测试线区 域必需缩小，以助于更多的晶圓区域用于功能性集成电路上。举例 而言，当半导体制程技术由130奈米技术节点提升至90奈米技术 节点，于已知参数测试在线的典型测试图案区域会由约8000 jum2 减少至约3500jum2,减少超过50%。当4支术持续3是升，这趋势将 有更大幅度的变化。结果在某一时点，已知参数测试在线的测试图 案区域尺寸将变的太小而不能容纳某种待测装置。
另一方面，装置特征尺寸持续缩小且集成电路中电路的复杂度 增加，而对于现有参凄史测试线结构产生新的需求。这些需求之一为 相应于先进制程4支术的测试线需包含大量不同形式及尺寸的测试 结构，以符合先进半导体装置及复杂集成电路的测试需求。另一需 ,jt来自于先进^支术中，可制造'性i殳i十(Design画for画Manufacturability;
得可预期制造良率的优选的布局方式组，在测试在线需要更多的测 试资源。于参数测试线上进一步的需求来自半导体制程研发领域， 其需要大量的测试资源去执行庞大的实验设计 (design-on-experiment; DOE )及在先进4支术中达到关4建性高制造 良率的制造流程的统计划分活动。上述提及的需求皆被称为能提供 更多测试图案区域以容纳更多不同形式及尺寸的4寺测装置的观'J试 线。
鉴于上面描述的趋势及其它面对已知参数测试线的问题，且因 先进技术所增加的测试工作需求，需要能容置更多待测装置的改良 的测试线结构，且于缩小的测试线区域有各种尺寸的4寺测装置。

发明内容
通过本发明优选具体实施例，^是供参^t测试线结构，其中待测
装置(DUT)可形成于测试线空间内在一或更多4笨4十垫结构下方， 以解决或^见避上述及其它问题，并通常达成l支术优点。于优选具体 实施例中，待测装置亦可以覆盖结构形成覆盖于另一待测装置，且 ^罙针垫结构可i走转一特定方位，而于测试在线创造4交大的测试图案 区域。
依据本发明 一优选具体实施例， 一种集成电i 各测试线结构包含 一基板、形成于基板上方的介电层、形成于介电层上方的第一、第 二及第三纟笨针垫、以及一待测装置(DUT)，其中4寺测装置形成于 测试线结构内且于第 一、第二及第三4笨针垫下方的空间内。
依据本发明另 一优选具体实施例， 一种集成电^各测试线结构包 含一基板、形成于基板上方的一介电层、形成于介电层上方的第一、 第二及第三探针垫，以及第一及第二待测装置。第一待测装置接着 形成于测试线结构内且于第 一 、第二及第三4笨针垫下方的空间内。 第二待测装置形成于测试线结构内且于第 一 及第二探针垫下方并 于第 一待测装置上方的空间内。
依据本发明再另 一优选具体实施例， 一种集成电^各参数测试线 包含一基板，形成于基板上方的一介电层，形成于介电层上的一第 一探针垫，以及形成于第 一探针垫下方并耦接于第一#果针垫的 一 第 一堆叠介层结构。此第一堆叠介层结构包含一金属层，具有不平行 于参^:测试线边纟彖的一边缘。
通过本发明优选具体实施例提供许多有利的特征。这些包含测 试线空间使用上重要的改进。此设计的已知参数测试线结构仅允许 一待测装置形成于相邻探针垫间的测试图案区域内。本发明参数测试线结构允许大尺寸待测装置形成于多个探针垫下方的空间内。本 发明参数测试线结构亦允许待测装置形成堆叠结构。此外，相较于 已知才支术测试线中，正方形或矩形:探针垫形状及垫的方向，于优选 具体实施例中可改变探针垫形状及方向，好让相邻^笨针垫间的测试 图案区域可达到最大，以容纳大尺寸的4寺测装置。结果，更多待测 装置及不同形状及尺寸的待测装置可形成于本发明的缩小测试线 内。


为了更彻底了解本发明及其优点，参考详细说明及伴随图式，
其中
图1A为已知参数测试线形成于半导体晶圓基板上的平面图IB显示部分已知参凄t测试线的截面图2A说明在已知参数测试线中待测装置配置的平面图2B说明于缩小测试在线容纳大尺寸^寺测装置的已知^支术方
法；
图3显示一优选具体实施例的部分截面图4为依据本发明的另一优选具体实施例的部分截面图5A为依据本发明的再另一具体实施例的部分参数测试线的 平面图5B显示依据图5A具体实施例的下平面图；以及
图6A至6C说明本发明进一步具体实施例的部分平面图。
具体实施例方式
以下将详细论述制造及使用本发明优选具体实施例。然而，应 可体会的是本发明提供许多可据以实施的发明概念，可具体实现于 特定内容中的广泛变化。这论述的特定具体实施例仅用以阐明制造 及^f吏用本发明的特定方式，并不用以限制本发明范围。
本发明将描述关于特定内容的优选具体实施，即晶圆允收测试
(WAT)的创新参数测试线结构。本发明较佳具体实施例包含为了 容纳更多待测装置及具有大尺寸的待测装置，提供较大测试图案区 域的测试线结构。本发明也可应用于嘉惠例如处理控制监控
(PCM)、良率分析、统计划分、实—验设计(DOE)、可制造性设计
(DFM)及其它类似、的活动。
图2A为说明显示于图1A至1B中待测装置配置于已知参数测 试线内的平面图。在图2A中， 一示范的待测装置30以弯曲电阻器 形式形成于测试线20的探针垫1及探针垫2间的测试图案区域内。 此弯曲电阻器30利用功能性集成电路系统的装置内的传导性材料 形成，例如金属、金属合金、或掺杂的多晶硅，且电连接于垫l及 垫2。通过量测待测装置30的片电阻，可轻易地决定形成于晶圓晶 粒区域的包含由集成电3各系统中相同材并牛制成的相似结构的装置 是否呈现名欠得到的电阻值。然而，如之前所^是，当参tt测试线20 的尺寸随着半导体晶圓上特征尺寸缩d、的趋势而缩小时，待测装置 将不可能置于缩小的测试图案区域，且必需开发在缩小的测试在线 提供较大的测试图案区域的新测试线结构。值得强调的是，当技术 持续提升时，在集成电路系统内整合大尺寸装置的需求会较平常更 实际，因为在先进积体电子系统内半导体装置的形式及种类为戏剧 性增加。因此，于缩小测试线具有容纳大尺寸;f寺测装置的测试线结 构4是供实际的意义。图2B说明欲解决此问题的先前技术测试线结构的范例。在图 2B 4是供的解决方案中，如图2A所示弯曲电阻器30的示范;阵测装 置，系分割为两个部分，通过围绕于垫2的绕线连4妻于垫l及垫3 间，以配合缩小测试线内的有效测试图案区iC然而，如已知4支艺 者可体认的，这方法仅提供部分解答且创造出新的问题。举例来说， 当大尺寸^f寺测装置以电容、电感或环式4^荡器形式供应于测试在线 时，此测试线结构并无好处。类似的分割会改变待测装置结构且可 能导致重大的测试i吴差。此外，通过此方案形成的测试线结构容纳 较少的待测装置。
图3显示本发明的一优选具体实施例中，沿一参凄史测试线20 长度方向的部分截面图。在本具体实施例中，于各具有约50微米 线宽、约2000孩i米线长、以及约2000平方孩吏米测试图案区域的参 数测试线20上，量测板式MOS电容器30的电容。^反式MOS电容 器30用于SPICE模型电流-电压(CV )特性分析仪，并在Ml金属 板-绝缘体-M2金属板(MIM)结构具有约18000 ju2m的^反面积。 测试线20包含具有低掺杂物浓度由约1011 m-s至约1012 cn^的P-型单晶硅基板层5。可替换地，基板层5可为所谓绝缘层上硅(SOI) 晶圓结构中形成于绝^彖层(未显示)上的半导体层。测试线20也 包含形成于基板层5上方的电绝缘材料8，其用于冲是供多种有利的 特征，例如预防形成于其内的不同待测装置短路、4是供电容器的介 电材料、在待测装置内形成隔离层等等。绝缘材料8优选由二氧化 硅(Si02)形成，虽然其它例如氮化硅(Si3N4)、碳化硅(SiC)及 高介电常凄t材冲+的适当介电材^l"亦可用于想要的应用。测试线20 还包含多个对准的探针垫25,形成于绝缘层8上方。探针垫25具 有尺寸约45 jum乘45 jum的平坦、正方形金属表面，且其对边不 是平行就是垂直于测试线边缘。探针垫25通过绝缘材料8以约100 jum的节距尺寸与邻近探针垫分隔。图案化区域形成于第 一金属层，如电容器30的第 一金属板7A。 在第一金属板7A具有约40nm宽度，自第一探针电P1下方位置， 于探针垫P2至P6长度方向下方的第一金属板，延伸至探针垫P7 下方的^f立置。第一金属4反7A通过包含正方形M2及M3金属片的 堆叠介层结构35电连接于探针垫P1的一端。金属片以堆叠结构形 成于绝乡彖层8，通过一个或更多介层33互相耦4秦。在此具体实施例 中，板7A由铜(Cu)制成，但并不排除其它适当的传导性电容器 板材料，例如铝(Al)、鴒(W)或金属/金属合金材料。优选地， 金属板的对边不是平行就是垂直于测试线边缘。可替代地， 一或更 多穿过绝缘体介层(through-insulator-vias )可用于探针垫1及第一 金属板7A间使得直接电连接。
同样地，电容器30的第二板7B形成于第二金属层M2内，其 通过具有厚度约800埃至约2500埃的介电层7C与形成在第一金属 层内的第一一反7A隔开。在此具体实施例中，4反7B为由铜(Cu) 制成，但并不排除其它适当的传导性电容器板材料，例如铝(A1)、 鴒(W)或金属/金属合金材料。二氧化硅用于形成电容器介电层 7C,但并不排除其它例如氮化硅(Si3N4)、碳化硅(SiC)或其它 高介电常数材料的适当介电材料。第二板7B具有约40微米宽度， 自第二探针垫P2下方在介电层7C上的位置，沿探针垫P2至P7 长度方向下方，延伸至探针垫P8下方位置，且长边大体上与第一 板7A的长边对准。第二板7B系通过堆叠介层结构40电连接于探 针垫P8的一端，堆叠介层结构40包含形成于绝缘层8中堆叠结构 的正方形M3金属片。堆叠结构40通过一个或更多介层33耦接第 二板7B及探针垫P8。优选地，金属片的对边不是平行就是垂直于 测试线边纟彖。可替代地， 一或更多穿过绝纟彖体介层可用于纟笨针垫P8 及板7B间4吏得直接电性连接。
当金属-绝缘体-金属电容器30完成时，电流-电压量测系通过 :探针垫Pl及P8应用测试刺激物(test stimuli)于待测装置而实施，且可于集成电^各测试器读取响应。在一具体实施例中，探针垫P2
至P7各自连接于M3金属片下方，且为如图3所示的电性浮接。 如已知技艺者可知，在此具体实施例配置一个大物理尺寸电容器于 缩小测试线而无不要的作业，如改变探针垫节距或改变装置结构， 或相似者。
图4显示依据本发明另一优选具体实施例的参凄t测试线20的 部分长度截面图。在此具体实施例中，用于使第一金属层M1及第 二金属层M2电性连4妄的介层1的电阻系于测试线20量测。为了#丸 行具有期望测试精确度的介层1电阻量测，包含多个介层1的介层 链(via chain)首先形成于Ml及M2间。藉此量测介层链的电阻 及估计个别介层1的电阻。在图4中，介层链包含形成于各约50 」微米线宽、约2000樣丈米线长以及约2000平方樣i米的测试图案区域 的参数测试线20内的介层1。由于相邻探针垫间的测试图案区域并 不足以容纳此具体实施例的长介层链，因此利用 一个替代的测试线 结构。图4的测试线20包含半导体基4反层5及形成于基^反层5上 的绝缘材料8，类似如图3所示的第一具体实施例。测试线还包含 多个对准探针垫25,形成于绝缘层8上表面上。探针垫25具有尺 寸为约45微米乘45微米的平坦、正方形金属表面，且其对边不是 平行就是垂直于测试线边缘。探针垫25以约IOO微米的节距尺寸， 通过绝缘材料8与邻近探针垫分隔。
介层(1 )链301包含第一M1金属片301A,由第一探针垫P1 下方一位置处形成于绝缘材料8内。金属片301A于长度方向水平 延伸约0.5微米，且其末端通过介层(1 ) 33"介层化(viaed)"向上 于第二金属层内相似尺寸的第一M2片301B的一端。301B通过第 二介层(1 ) 33，，介层化，，向下至大体上与第一 Ml片301A及第一 M2片301B相同的第二M1片301C的一端。301C的另一端通过另 一介层1依次向上连接至第二M2片。这曲折图案持续于第二探针 垫P2及第三探针垫P3下方的空间内，且长度延伸至第四探针垫P4下方位置。所形成的介层链301的一端会通过堆叠介层结构40A 电性连4妻于#:针垫Pl，堆叠介层结构40A包含以堆叠结构形成的 正方形M2、 M3、及M4金属片于绝乡彖层8中，以及多个介层33 耦接金属片。优选地，金属片的对边不是平行就是垂直于测试线边 缘。介层链301的另一端会通过相似的堆叠介层结构40D电性连接 于探针垫P4。
此外，由图4可知，金属-纟色缘体-金属(MIM)电容器302形 成于第 一探针垫P1及第二探针垫P2间的测试图案区域内的第三金 属层M3及第四金属层M4之间，堆叠于形成在第一金属层Ml及 第二金属层M2间的介层链301的第一部分上。金属-绝缘体-金属
(MIM)电容器302包含由M3制成的第一金属板302A及由M4 制成的第二金属板302B。板302A电性连接于堆叠介层结构40A的 M3片，其依次连接至第一探针垫Pl。板302B电性连接于堆叠介 层结构40B的M4片，其依次连接至第二探针垫P2。电容器302 通过形成于M2及M3层间的绝缘材料8与介层链301电性绝缘。 可替换地，其它合适的金属/金属合金材料，例如铝(Al )、铜(Cu )、 鴒(W)亦可用于构成电容器^反302A及302B。除了例如氮化石圭
(Si3N4 )、碳化硅(SiC )或其它高介电常数材料的绝缘材料8的介 电材料，亦可局部地或于晶圆层以形成电容器介电层而获得想要的 电容。
图4更进一步说明形成于第二探针垫P2及第三垫针垫P3间测 试图案区域内的第三金属层M3内的一大型电容器303，其堆叠在 第一金属层M1及第二金属层M2间且在介层链301的第二部分上。 在此具体实施例中，电容器303于M3通过图案化约20微米乘80 微米的矩形区域而形成。电容器303的每一端分别电连接于堆叠介 层结构40B及40C的M3片，其依序耦4妄于4笨4十垫P2及P3。 t匕夕卜， 形成于第三探针垫P3及第四探针垫P4间测试图案区域中的是在第 四金属层内弯曲结构的电容器304。电容器304的一端电性连4妾于堆叠介层结构40C的M4片。电容器304 4黄向延伸于介层链301的 第三部分上至测-试线20的一边纟彖，回4t且沿下一个可获纟寻绕^各网 冲册径延伸至测试线20其它长边，通过几乎整个测试线宽度。这弯 曲图案会重复直到其到达第四探针垫P4下的位置处，且电性连接 至堆叠介层结构40D上的M4片，其依序电耦接于第四探针垫P4。 电容器303及304优选地由铜制成为矩形及弯曲的结构，但其它适 当的不同传导性金属或非金属传导材料，例如铝(Al)、银(Ag)、 钨(W)以及多晶石圭亦可用于构成不同形状的电容器。
已知技艺者可充份体会，揭露于上述优选具体实施例的待测装 置配置，对于参数测试线空间利用提供显著的优点。如优选具体实 施例中所示，通过于4笨针垫下方空间形成4寺测装置且于绝缘层内堆 叠待测装置，整合于具体实施参数测试线内的待测装置总数显著地 增加。此外，大尺寸待测装置可安装于具体缩小测试线内而不需改 变装置结构。
依据本发明的再另一具体实施例，在图5A中显示有一具有约 2000微米线长、约50微米线宽、及约IOO微米节距尺寸的参数测 试线120的平面图，如同于前述具体实施例的测试线20。在图3及 图4先前具体实施例中，位于堆叠介层结构上的探针垫25及金属 片皆具有相似于已知参数测试线的正方形形状。探针垫25的对边 及金属片不是平行就是垂直于测试线的长边。在本具体实施例中， 探针垫125及形成于其下的堆叠介层结构(见图5B)自已知技艺 的方向^走转，且揮3十垫125的对边及其下金属片128的对边并未沿 测试线120长边对准。为了让目的明晰，图5B中4义显示最高金属 层M4，其中可于其截面图中看出介层133连接于传导垫层及最高 金属4层。在优选具体实施例中，揮:4十垫125、 M4片128及于其它 金属层上的金属片(未显示)自已知技艺的平行位置的方向大概旋 转45度。相较于先前具体实施例的测试线，探针垫125及金属片
15128的区域自约2000孩支米缩小至约1000孩i:米。此旋转的垫125可 具有约45微米角对角宽度。
图5A中显示于测试线120上垫1及垫2的角间具有虚线边錄^ 的正方块135。正方块135具有45孩史米乘45孩i米大小且约2000平 方樣i米的面积，如同先前具体实施例测试线20上的测试图案区域。 如图5A所示，通过旋转测试垫及其下金属方块45度角，二相邻揮: 针垫间可获得的测试图案区域于每一金属层约增加50%。图5B也 说明以弯曲结构形成在金属4层内垫2及垫3间的一电容器130， 其无法以别的方式形成于先前具体实施例的测试线二相邻#罙4十垫 间的测试图案区域内。
尽管优选具体实施例及其优点已详尽描述，已知技艺者应可了 解揭露于优选具体实施例的参数测试线结构仅示范说明本发明概 念，其中测试图案区域可形成于纟果4十垫下方的测试线空间，以容纳 大尺寸待测装置。在参数测试线内的待测装置可以堆叠结构形式布 局，以容纳更多待测装置于一测试在线，且可改变探针垫及连接于 其下的堆叠介层结构的形状及方向于具有缩小尺寸的参数测试线， 以提供更多测试图案区域。不同的改变、替换物及修改可实施于此 而不悖离定义于本发明所附申请专利范围的精神及范围。在显示于 图6A至6B的进一步具体实施例中，探针垫以例如六角形或八角形 的多边形构成，以提供二相邻探针垫间增加的测试图案区域。在图 6C中显示另一具体实施例，探针垫由先前技术测试线的方向旋转 30度，以于二相邻探针垫间创造额外的测试图案区域，而仍属本发 明的范围。于再进一步具体实施例中，参数测试线在其它特征中包 含旋转探针垫，如图5A所揭露，及形成于测试线空间内多个探针 垫下方的测试图案区域，如图3至4所示。相專交于已知测试线结构 及如先前揭露的具体测试线结构，整合上述二个特;f正的参^t测试线 提供更多可用测试图案区域。在更进一步具体实施例中，具有如揭露于上的结构的参数测试线可形成于晶圆晶粒区域内，做为参数、 可信赖度、及功能测试，且仍属于本发明的范围。
此外，本案的范围并非意欲限制于于说明书中所述的制程、机 器、制造、组合、装置、方法及步骤的特定具体实施例。已知技艺 者可轻易由本发明现存或后续发展的制程、机器、制造、组合、装 置、方法、或步骤的揭露而领会，当依据本发明利用描述于此的相 应具体实施例时，大体上可扭^亍相同功能或达到相同结果。因此， 权利要求意欲包括此类制程、机器、制造、组合、装置、方法、或 步骤于本案之范围。
符号说明
R电阻C电容
Ml第一金属层M2第二金属层
M3第三金属层M4第四金属层
Pl第一探针垫P2第二探针垫
P3第三探针垫P4第四探针垫
P5第五探针垫P6第六探针垫
P7第七探针垫P8第八探针垫
基板层7A第 一金属板
7B第二金属板7C介电层
8绝缘层10切割道区域
15晶圓晶粒20参凄t测试线
25探针垫30待测装置
33介层35堆叠介层结构
40堆叠介层结构40A堆叠介层结构40B 堆叠介层结构 40D 堆叠介层结构 125 探针垫 130 电容器 135 正方块 301A 金属片 301C 金属片 302A 第一金属板 303 电容器
40C 堆叠介层结构 120 测i式线 128 金属片 133 介层 301 介层链 301B 金属片 301 电容器 302B 第二金属才反 304 电容器。
权利要求
1.一种集成电路测试线结构，包含一基板；一介电层，形成在所述基板的上方；一第一探针垫、一第二探针垫及一第三探针垫，形成在所述介电层的上方；以及一待测装置，其中，所述待测装置形成在所述测试线结构内且在所述第一探针垫、第二探针垫及第三探针垫的下方的空间内。
2. 根据权利要求1所述的测试线结构，还包含一第一堆叠介层结 构及一第二堆叠介层结构，其中所述待测装置通过所述第一堆 叠介层结构及第二堆叠介层结构耦接于所述第一探针垫及第 二探针垫。
3. 根据权利要求1所述的测试线结构，其中所述基板由包含硅、 硅锗、珅化镓、磷化铟的半导体材料制成。
4. 根据权利要求1所述的测试线结构，其中所述基板形成为一绝 缘层上覆硅(SOI)结构。
5. 根据权利要求1所述的测试线结构，其中所述介电层由包含二 氧化硅(Si02)、碳化硅(SiC)、氮化硅(Si3N4)的介电材料 制成。
6. 根据权利要求1所述的测试线结构，其中所述待测装置形成在 所述基玲反内。
7. 根据权利要求1所述的测试线结构，其中所述4寺测装置形成在 所述介电层内。
8. —种在基板上的集成电路测试线结构，包含一基板；一介电层，形成在所述基板的上方；一第一探针垫、 一第二探针垫及一第三探针垫，形成在 所述介电层的上方；以及一第 一待测装置及一第二待测装置，其中，所述第一待测装置形成在所述测试线结构内且在 所述第 一探针垫、第二探针垫及第三探针垫的下方的空间内， 且所述第二4寺测装置形成在所述测试线结构内且在所述第一 探针垫及第二探针垫的下方并在所述第 一 待测装置的上方的 空间内。
9. 根据权利要求8所述的测试线结构，还包含一第一堆叠介层结 构、 一第二堆叠介层结构及一第三堆叠介层结构，其中所述第 一待测装置通过所述第一堆叠介层结构及第二堆叠介层结构耦接于所述第一^:针垫及第二探针垫，且所述第二待测装置通过所述第一及第三堆叠介层结构耦合于所述第一及第三探针垫。
10. 根据权利要求9所述的测试线结构，其中所述第一堆叠介层结 构包含一正方形金属片，形成在所述介电层内，且所述金属片 通过一或多个介层耦接于所述第一探针垫。
11. 才艮据权利要求10所述的测试线结构，其中所述金属片的二对 边与所述测试线结构的长边平行。
12. 根据权利要求10所述的测试线结构，其中所述金属片具有一 多边形，选自正方形、矩形、六边形、八边形、圓形及椭圆形 所组成的群组。
13. 根据权利要求8所述的测试线结构，其中所述第一探针垫、第 二4笨针垫及第三纟笨针垫具有平坦、正方形金属表面，与所述测 试线结构的长度方向对准。
14. 一种集成电路参凄t测试线，包含一基板；一介电层，形成在所述基才反的上方；一第一探针垫，形成在所述介电层上；以及一第一堆叠介层结构，形成于所述第一纟笨针垫的下方并 耦接于所述第一^t笨针垫，其中，所述第一堆叠介层结构包含一金属层，具有不平 行于所述参数测试线边缘的一边缘。
15. 根据权利要求14所述的参数测试线，还包含 一第二探针垫 及一第三探针垫，形成于所述介电层上；及一第一待测装置， 其中所述待测装置形成在所述测试线结构内且在所述第 一坤笨 针垫、第二探针垫及第三探针垫的下方的空间内。
全文摘要
本发明涉及一种集成电路参数测试线，提供增加的测试图案区域。此测试线包含于一基板上方的一介电层，于介电层上方的多个探针垫，以及形成于测试线内并于探针垫下方的空间内的一第一待测装置(DUT)。此测试线也可包含一第二待测装置，其以叠置的配置形成于探针垫下方并于第一待测装置上方的空间中。此测试线还可包含一多边形探针垫结构，在相邻探针垫间提供增加的测试图案区域。
文档编号H01L23/544GK101320725SQ20081010939
公开日2008年12月10日 申请日期2008年6月6日 优先权日2007年6月8日
发明者蔡豪益, 许仕勋, 郑心圃, 陈宪伟 申请人:台湾积体电路制造股份有限公司