半导体器件及其制造方法

专利名称：半导体器件及其制造方法
技术领域：
本发明涉及一种具有叠置在基板上的、每个具有贯通电极的多个 半导体芯片的半导体器件，及其制造方法。
背景技术：
常规半导体器件的例子可以在2002 Electronic Components and Technology Conference (ECTC2002)、第473 — 479页、"Mechanical Effects of Copper Through-Vias in a 3D Die —Stacked Module，，中査到。 在图6B中示出了在该文献中描述的半导体器件。如图6B所示，该半导体器件具有基板112、叠置在基板112上的 多个半导体芯片120和密封材料134。基板112具有未示出的单层或多 层的互连层，并且由硅或有机材料构成。基板112具有布置在其背面 上的多个焊球114。多个半导体芯片120通过连接到各个贯通电极122 的凸块124电连接。日本特开专利公布No.2004-87732描述了这样一种半导体器件 在第一半导体芯片上，具有第二半导体芯片，第二半导体芯片比第一半导体芯片厚，并通过倒装焊接结合到第一半导体芯片上。该专利公布描述了通过使具有更大线宽的第一半导体芯片比第 二半导体芯片薄，该半导体器件成功地集中了可能在装配过程中产生 的对较薄的第一半导体芯片的变形的作用，由此降低了较厚第二半导减小了装配后对电路互连变形的影响。然而，关于贯通电极没有描述，这可以在日本特开专利公布No.2004—87732中查到。具有贯通电极的半导体芯片薄至50到100/mi左右，由于涉及形 成贯通电极的工艺，因此强度低且容易弯曲。为此，在上面文献中描 述的常规技术在下面的方面中仍然有一定的提高空间。首先，在ECTC2002中描述的半导体器件在制造或实际应用的过 程中，偶尔会导致连接半导体芯片120的凸块124破裂。在这种半导 体器件中，可能会降低具有贯通电极的半导体芯片和基板之间的结合 稳定性，并由此可能会降低产品合格率。其次，该半导体芯片仅为50至100/xm，非常薄，从而在将该专利 公布中描述的技术应用到具有贯通电极的半导体芯片的尝试中，另一 个半导体芯片的进一步削薄可能导致强度进一步降低并且弯曲进一步 增加。而且，对仅具有50至100/mi左右小的厚度的半导体芯片，仅通 过提供这么小的厚度差异是不能减小变形的。相反，可能有加厚另一 个半导体芯片的想法。然而，加厚具有贯通电极的半导体芯片，可能 会引起形成贯通电极的蚀刻工艺可能持续更长时间的实际问题。由上文可以理解，在日本特开专利公布No.2004—87732中描述的 技术不能应用到利用具有贯通电极的半导体芯片的半导体器件。发明内容本发明人彻底研究了上述的第一个问题，并且获得了以下的研究 结果。将通过图5A和5B、以及图6A和6B中所示的工艺，参考截面图， 说明该研究结果。在图5A中，在10(TC左右预先加热基板112。将基板112放置在平台(未示出)上。将具有贯通电极122的薄半导体芯片120加热到焊料的熔融温度200至45(TC左右，并安装在加热的基板112上。保持基板在高 温下比半导体芯片更长的时间。因此，如果将基板加热到200至45(TC 左右的高温，则形成在基板上的互连材料或焊料的表面可能被氧化， 继之以产品质量和合格率的下降。为此，将基板仅加热到10(TC那么高， 低于半导体芯片的加热温度。然后如图5B所示，进一步安装加热到200至45(TC左右的半导体芯 片120。通过重复如上所述的工艺步骤，叠置半导体芯片120，然后使其冷 却到正常温度左右以固定焊料结合(图6A)。然后在基板112的背面上 形成焊球114。然后通过密封材料134封装该产品，以由此制造半导体 器件(图6B)。然而，在该制造方法中，由于要被安装的半导体芯片120和基板112 之间的初始温度差，在恢复到正常温度之前，半导体芯片120需要比基 板降低更大范围的温度。为此，即使基板112与半导体芯片120由相同 的材料或硅构成，半导体芯片120也会比基板112导致更大的热縮量， 且由热縮量的差异引起的应力可能集中在基板112和半导体芯片120之 间的界面处。这种应力集中可能导致结合基板112和半导体芯片120的凸块124 的破裂，如图7所示，且可能导致整个模块的翘曲。基于这些新的研究 结果，本发明人完成了本发明。更具体地，根据本发明，提供了一种半导体器件，其包括基板； 叠层，设置在所述基板上，且由多个叠置的半导体芯片组成，所述多 个半导体芯片的每一个都具有贯通电极，同时在所述半导体芯片之间 设置有连接至所述贯通电极的凸块；和加强芯片，设置在所述叠层上，具体是在与所述基板一侧表面相对的所述叠层表面上，或在所述基板 和所述叠层之间，其中所述加强芯片的厚度比所述多个半导体芯片中 最厚的半导体芯片大。本发明的半导体器件在叠层上具体是在与基板一侧表面相对的叠 层表面上、或在基板和叠层之间，具有比多个半导体芯片中最厚的半 导体芯片厚的加强芯片。借助该结构，即使叠置例如具有贯通电极的半导体芯片的薄芯片， 也可提高叠层的刚性。因此，可抑制由于应力集中引起的凸块破裂， 且可减少叠层的翘曲。因此，可提高半导体器件结合的可靠性和产品 的合格率。在本发明中加强芯片可采用半导体芯片或虚设芯片。虚设芯片可 以是其上没有安装无源元件也没有有源元件的基板，因此对半导体器 件的电功能没有作用，或者可以是仅设置有无源元件的半导体基板。根据本发明，提供了一种即使使用具有贯通电极的半导体芯片时， 结合可靠性和产品合格率也会提高的半导体器件，以及制造该半导体 器件的方法。


由下面结合附图的特定优选实施例的描述，本发明的上述和其它目的、优点和特征将变得更明显，其中图1是示意性示出根据第一实施例的半导体器件的截面图；图2A和2B是示出根据第二实施例的半导体器件的制造方法的工艺步骤的截面图；图3是示意性示出根据第二实施例的半导体器件的截面图； 图4是示意性示出根据另一实施例的半导体器件的截面图； 图5A至6B是示出半导体器件的常规制造方法的工艺步骤的截面图；图7是说明半导体器件的常规制造方法中的问题的部分放大截面图；图8是说明本发明实施例中的三点弯曲试验方法的图；和 图9是示出关于实例2中半导体芯片30的厚度和第一半导体芯片 20a的变形量之间关系的分析结果的图表。
具体实施方式
现在，将参考示范性实施例描述本发明。本领域的技术人员应该 认识到，利用本发明的说明可以实现许多可选实施例，并且还将认识 到，本发明并不限于以说明为目的而示出的实施例。下面，将参考附图描述本发明的实施例。在所有图中，任意相似 的组件将用相同的附图标记给出，并且将不再重复说明。(第一实施例)如图1所示，该实施例的半导体器件IO具有基板12、由叠置在基 板12上的第一半导体芯片20a和第二半导体芯片20b组成的叠层26、 和设置到叠层26顶面上的加强芯片(半导体芯片30)。基板12在其背面上具有多个焊球14。由硅或有机材料构成的封装 基板可以用作基板12。基板12为大约200 /mi厚。第一半导体芯片20a具有多个贯通电极22。利用垂直互连，第一 半导体芯片20a经由凸块24与基板12和第二半导体芯片20b电连接。 用来连接具有贯通电极的半导体芯片的凸块，比用来倒装焊接不具有 贯通电极的普通半导体芯片的凸块小，因此在下文中将称为"微型凸 块"。本专利说明书上下文中的微型凸块指的是具有50/xm或更小直径 的凸块。在本实施例中使用的微型凸块24具有20到30/xm的直径。第二半导体芯片20b可以具有同第一半导体芯片20a上的功能元 件相似的或不同的功能元件。第二半导体芯片20b具有多个贯通电极 22。利用垂直互连，第二半导体芯片20b经由微型凸块24与第一半导 体芯片20a和半导体芯片30 (加强芯片)电连接。第二半导体芯片20b的厚度b大约为50pm。第一半导体芯片20a 和第二半导体芯片20b的厚度近似相等。可以采用普通的半导体芯片作为半导体芯片30 (加强芯片)。半 导体芯片30没有贯通电极，并且在其一个表面上有多个微型凸块24。 半导体芯片30经由微型凸块24与第二半导体芯片20b电连接。半导体芯片30比第一半导体芯片20a或第二半导体芯片20b厚。 半导体芯片的厚度"a"是第二半导体芯片20b的厚度"b"的两倍或更大， 并且优选为3倍或更大。可将半导体芯片30的厚度"a"调整为120Mm 到400/mi左右。现在将说明芯片的厚度和弯曲应力之间的关系。如材料动力学领 域熟知的，悬臂梁的弯曲应力F和弯曲量h之间关系由公式1给出。公式1: h= (2FL3) / (t3WE) (t:单个芯片的厚度，W:芯片的宽度，F:弯曲应力，L:芯片 的长度，E: Si的杨氏模量)公式1说明弯曲量h与芯片厚度t的立方成反比。大的厚度t 导致芯片强度大大提高。更具体地，由n层芯片构成的叠层的刚性与 层的数量成正比，仅是单层芯片的刚性的n倍。相反，具有n倍厚度 的芯片的刚性给出了 nM咅的刚性，显示了较大的提高。而且半导体芯片的挠曲强度也与芯片的厚度的立方成正比。因此，半导体芯片30的优选挠曲强度还可以通过与第一半导体芯片20a的挠 曲强度比表示。换句话说，半导体芯片30的挠曲强度可以增加到第一 半导体芯片20a的8倍或更大，优选为10倍或更大，并且更优选为27 倍或更大。通过三点弯曲试验可以测量挠曲强度。在三点弯曲试验中，如图8 中所示芯片在两端支撑，测量当在中心施加负载时观察到的变形量D。 挠曲强度的数量指标可以由1/D给出。该方法最广泛地用作薄芯片强 度的测量方法，并且可利用商业可获得的器具测量。用底层填料(未示出)填充形成在基板12、第一半导体芯片20a、 第二半导体芯片20b和半导体芯片30的每个相邻之间的各个间隙。这 些间隙大约20/im高。这里可采用的底层填料可以是具有比第一半导体芯片20a或第二 半导体芯片20b的热膨胀系数大的任意材料，并且典型地可以是含环 氧树脂的底层填料。通过密封材料34模铸叠层26。下面，将说明本实施例的这种结构的半导体器件的制造方法。直到将第一半导体芯片20a和第二半导体芯片20b安装到基板12 上的工艺都与图5A和5B中示出的相同。之后，与结合第一半导体芯 片20a和第二半导体芯片20b相似，将加热到200至45(TC的半导体芯 片30 (加强芯片)结合到第二半导体芯片20b上。将该产品冷却到室 温，以实现焊料结合。然后在该基板的背面上安装焊球14。用底层填 料填充形成在基板12、第一半导体芯片20a、第二半导体芯片20b和半 导体芯片30的每个相邻之间的各个间隙，并用密封材料34封装该产 品，由此制造半导体器件10。下面将说明第 一 实施例的效果。在此实施例中，在通过叠置每个都具有贯通电极22的第一半导体芯片20a和第二半导体芯片20b而构造的叠层26的顶面上，设置了比 半导体芯片20a和第二半导体芯片20b的任一个都厚的半导体芯片30。借助这种结构，可以提高通过叠置都具有贯通电极的薄第一半导 体芯片20a和第二半导体芯片20b而构造的叠层26的刚性。与常规方 法相似，由于要被安装的半导体芯片和基板的最初温度差异，在恢复 到常温的过程中半导体芯片的热收縮量可比在根据本实施例的制造方 法中的基板的热收縮量还大。然而，提供半导体芯片30作为加强芯片 成功地提高了叠层26的刚性，由此可以抑制由于应力集中造成的基板 12和第一半导体芯片20a之间的微型凸块24破裂，并可以降低叠层26 的弯曲。结果，提高了半导体器件的结合可靠性，还提高了产品合格率。另外，封装刚性的提高还提高了对热致内部应力或外部应力的抵 抗力，且对连接第一半导体芯片20a和第二半导体芯片20b的微型凸块 破裂的抑制可提高微型凸块的结合的可靠性和半导体器件的合格率。在本实施例中，半导体芯片30的挠曲强度可以增加到第一半导体 芯片20a或第二半导体芯片20b的挠曲强度的8倍或更大，优选10倍 或更大，更优选27倍或更大。由此，可以进一步降低由于应力集中造成的叠层26的弯曲，并可 以有效地抑制微型凸块24的破裂，证明上述效果十分优良。在该实施例中，半导体芯片30可以设置在叠层26的顶面上。在这种结构中，半导体芯片30用作叠层26的加强部件，并有效地提高了叠层26的刚性。因此，可以有效地抑制焊料结合过程中由热 收縮量的差异导致的微型凸块24的破裂。即使微型凸块24由于内部应力导致破裂，并且叠层26的一部分 或全部在焊料结合的过程中弯曲，也可以恢复预定的几何形状。更具 体地，通过安装在顶部上的高刚性半导体芯片30的作用从顶加压，并 通过在加热情况下熔化的微型凸块26再结合，可以校正弯曲的叠层26， 以恢复预定的几何形状。因此，该半导体器件可以提高结合可靠性和 产品合格率。在本实施例中，微型凸块可以用作凸块。当使用每个都具有贯通电极22的第一半导体芯片20a和第二半导 体芯片20b时，用于外部连接的大量端子可以暴露到第一半导体芯片 20a的顶面和背面，从而为了连接芯片而使用微型凸块24。然而，微型 凸块24的直径为20至30/mi那么小，仅能确保小面积结合。小面积结 合在结合部分可能更容易导致微型凸块的破裂，并可能降低结合的可 靠性，需要更高水平的结合完整性。根据本实施例的半导体器件，通过半导体芯片30可抑制叠层26 的弯曲，由此确保通过微型凸块24的可靠结合，从而即使当使用微型 凸块时，也可提高半导体器件的结合可靠性和产品合格率。在该实施例中，可以使用含有比第一半导体芯片20a和第二半导 体芯片20b的热膨胀系数大的环氧树脂的底层填料来填充第一半导体 芯片20a和第二半导体芯片20b之间的间隙。在制造过程或实际应用中，在从高温降低到正常温度期间，底层 填料收縮。如果将具有大热膨胀系数的底层填料放置在第一半导体芯 片20a和第二半导体芯片20b之间的间隙中，那么配置为具有贯通电极22的薄芯片的第一半导体芯片20a和第二半导体芯片20b往往会导致 微型凸块24周围的底层填料局部变形，并导致芯片破裂。相反，根据本实施例配置的半导体器件借助半导体芯片30提高了 芯片的刚性，从而可以抑制由于收縮量的差别导致的芯片局部变形， 由此抑制了应力，并可以抑制芯片的破裂等。根据本实施例配置的半导体器件几乎不需要修改封装结构和制造 过程。使最顶层的半导体芯片30厚于第一半导体芯片20a或第二半导 体芯片20b仅仅是一种制造条件的修改，因为这可以通过在背面抛光 过程中将硅片的厚度调整到更大的值而简单地实现，并且抑制了成本 增加。(第二实施例)如图3中所示，本实施例的半导体器件具有插入器16、通过在插 入器16上叠置每个都具有贯通电极22的第一半导体芯片20a和第二半 导体芯片20b而构成的叠层26、以及设置在叠层26的顶面上的比第一 半导体芯片20a和第二半导体芯片20b厚的半导体芯片30(加强芯片)。 第一半导体芯片20a和第二半导体芯片20b分别为50/xm厚。第三半导体芯片36安装在插入器16的背面上，同时在它们之间 放置微型凸块24。由上面可以理解，本实施例的半导体器件具有SMAFTI (具有馈 通插入器的SMArt芯片连接)封装结构。插入器16是包含互连层的非常薄的基板(FTI:馈通插入器)。 插入器16由互连层和绝缘树脂层的叠层结构构成，所述绝缘树脂层由 聚酰亚胺树脂等构成。互连层为7/mi厚，绝缘树脂层为8/mi厚。在互 连层一侧上的表面上，安装第一半导体芯片20a，同时在它们之间放置微型凸块。此外在绝缘树脂层一侧上的表面上，设有用于外部连接的 多个电极(未示出)，焊球14连接到所述电极上。插入器16厚度为 15/xm左右。在本实施例中，第一半导体芯片20a和第二半导体芯片20b可采 用存储芯片，而第三半导体芯片36可采用逻辑芯片。下面将参考

本实施例的半导体器件的制造方法。首先，如图2A中所示，与第一实施例中描述的类似，在设置有插 入器16的硅片18上，通过叠置每个都具有贯通电极22的第一半导体 芯片20a和第二半导体芯片20b形成叠层26，并在叠层26上安装比第 一半导体芯片20a和第二半导体芯片20b都厚的半导体芯片30 (加强 芯片)。将底层填料填充进形成在插入器16和各个芯片的每个相邻之 间的间隙中，然后通过密封材料34模铸叠层26。然后从硅片18的背面将其移除，以暴露绝缘树脂层，由此形成插 入器16 (图2B)。接下来，将插入器16、叠层26和半导体芯片30 加热到10(TC左右，并将在200至450。C预加热的第三半导体芯片36 结合到插入器16的预定位置，具体是在与其上安装有叠层26的表面 相对的插入器16的表面上，同时在其间放置微型凸块24。将该产品冷 却到常温，形成多个悍球14，然后切割焊球14以制成各个芯片。这样 就可获得本实施例的半导体器件(图3)。下面将说明第二实施例的效果。在本实施例中也可以获得与第一实施例相似的效果，并且即使在 使用仅为15/mi左右厚的非常薄的插入器基板(FTI基板)时，也可以进一步提高结合的可靠性。与第一实施例中的类似，而且在该实施例的制造工艺中，可抑制由半导体芯片20a与由硅片18和插入器16组成的基板之间的温度差引起的、在恢复正常温度的过程中由于热收縮量的差别引起的应力集中造 成的凸块破裂。简而言之，可获得与第一实施例完全相同的效果。该实施例产生了另一效果。在该实施例的半导体器件的制造方法中，如图2A和2B中所示，移除硅片18以暴露出绝缘树脂层。因为硅片 18支撑整个封装，且同时用作加强部件，硅片18的移除总体上会降低 封装的刚性。为此，在移除硅片18之后的工艺中，施加到的封装的任何应力往 往会使整个封装变形，且降低插入器16背面的平坦性。在具有SMAFTI封装结构的半导体器件中，第三半导体芯片36装配 在插入器16的背面上，同时将微型凸块24置于其间。因此，如果插入 器16的背面不平坦，则第三半导体芯片36的微型凸块24往往不在预定 位置结合，产品的合格率因此会降低。另外，如上所述，由于通过微 型凸块24结合的面积小，所以任何不完全的结合往往会导致微型凸块 在结合的部分破裂，由此降低了结合的可靠性。本发明人发现了上面描述的问题，并且完成了该实施例的半导体 器件。该实施例的半导体器件具有由互连层组成的极薄的插入器16、在 插入器16上通过叠置第一半导体芯片20a和第二半导体芯片20b而配置 的叠层26、以及设置在叠层26顶面上的、比第一半导体芯片20a和第二 半导体芯片20b厚的半导体芯片30，第一半导体芯片20a和第二半导体芯 片20b每个都具有贯通电极22，同时在第一半导体芯片20a和第二半导体 芯片20b之间放置连接至贯通电极22的微型凸块24。借助该结构，可提高整个封装的刚性，由此可以保持插入器16背 面的平坦。因此，即使当在具有SMAFTI封装结构的半导体器件中，将 第三半导体芯片36安装在插入器16的背面上时，也可抑制制造工艺中 由于应力引起的产品的合格率降低，或实际使用时由于应力引起的结 合的可靠性降低。已经参考附图，仅仅作为本发明的实例描述了本发明的实施例， 其中除了上面描述的那些结构之外，还可以采用各种改进的结构。在第一和第二实施例中，半导体芯片30可以设置在基板和叠层26 之间。更具体地，如图4所示，半导体芯片30可以安装在基板12的顶 面上，同时在其间放置微型凸块24，并且第一半导体芯片20a和第二 半导体芯片20b按此顺序叠置在半导体芯片30的顶面上，由此形成了 叠层26。最上层中的第二半导体芯片20b通过焊线38电连接到基板 12。在这种情况下，半导体芯片30可以用虚设芯片代替，或者可将任 何其它半导体芯片设置在基板12和半导体芯片30之间以及半导体芯 片30和叠层26之间。在第一和第二实施例中，可以在叠层26和半导体芯片30之间以 及在半导体芯片30的上方设置另外的半导体芯片。第一和第二实施例示范性示出了叠置第一半导体芯片20a和第二 半导体芯片20b的情形，而没有具体限制，其中可以叠置具有贯通电 极的三个或更多个半导体芯片。在第一和第二实施例中，半导体芯片30可以用具有微型凸块24 的虚设芯片代替。虚设芯片可以具有无源元件。虚设芯片优选由热膨胀系数近似等于第一半导体芯片20a的热膨 胀系数的材料构成。更具体地，热膨胀系数优选为0.5至5ppmrC。这 种材料的种类可以以硅、玻璃、陶瓷等为例。由此可以抑制微型凸块 24的破裂。
对于含硅的虚设芯片，通过普通的工艺可以很容易地制造仅具有 微型凸块24形成于其上的硅基板，从而可以抑制可能另外地由于工艺 步骤数增加而导致的制造成本增加。
在第一和第二实施例中，可以通过为每个封装或每个产品改变半 导体芯片30的厚度，来补偿叠层26和半导体芯片30的总厚度(模块 高度)。
这样，可以达到例如大大减少工艺步骤的数目和最终封装工艺中 的成本的效果。更具体地，在用密封材料34密封该模块以制造最终封 装形式的过程中，如果封装是浇铸树脂密封封装，则可将模具布置在 其周围，并且可以将浇铸树脂注入其中。如果模块的高度随产品变化， 可能需要为了适合各个产品而具有不同高度的模具。模具的变换不合 需要，花费很长时间。
相反，叠置阶段中高度的预先调整允许准备仅一个模具，并且这 有助于降低成本和制造时间。可选地，对于连接有散热器(Cu板)类
型的封装，为了适合模块的高度，可能必须另外准备不同高度的散热 器，而模块的补偿高度允许工艺步骤被所有产品共享，并且可以减少 工艺步骤的数目和降低制造成本。
在第一和第二实施例中，半导体芯片30的厚度针对每个封装或每 个产品而变化，并且可以调整为叠置的第一半导体芯片20a厚度的整数 倍。这里"叠置的第一半导体芯片20a的厚度"典型指的是从基板12的 表面到叠置在基板12表面上的第一半导体芯片20a的顶面测量的高度。这种构造可便于为每个封装或每个产品补偿模块的高度，并且可 以有效地降低成本和制造时间。
另外，因为现在可以使半导体芯片30表面上的密封材料的厚度均
匀和变薄，所以可以抑制密封材料34厚度的变化。由此，可以抑制密 封材料34和半导体芯片30之间热膨胀系数的差异造成的弯曲，并且 可以提高封装的可靠性。
在第一和第二实施例中，第一半导体芯片20a和第二半导体芯片 20b的厚度可以彼此不同，假定他们小于半导体芯片30的厚度。
可以不利用第三半导体芯片36构造第二实施例的半导体器件。
在如下所述构造的半导体器件A和半导体器件B中，在下面的条 件下，确定在叠置它们的工艺步骤之后半导体芯片的弯曲量。在表1 中示出了结果。
(a) 半导体器件A
* 使用如图1中所示构造的半导体器件10。
厚度第一半导体芯片20a=50/mi，第二半导体芯片20b二 50]Lim，半导体芯片30= 400/mi
* 从基板12的顶面到半导体芯片30的顶面测量的高度(模块 高度)540/mi
* 叠置工艺中的温度条件基板12二10(TC，第一半导体芯片 20a二第二半导体芯片20b二半导体芯片30 = 300°C
* 冷却温度25°C
(b) 半导体器件B *使用除了叠置八个半导体芯片120之外如图6B中所示构造的半导体器件。
*厚度半导体芯片120=50/mi
*从基板112的顶面到半导体芯片120的顶面测量的高度(模块高 度)540拜。
*叠置工艺中的温度条件基板112=100°C，半导体芯片120 = 300°C。
*冷却温度25°C。
表1]
最大弯曲[/mi]弯曲增加比率(*)
半导体器件A15.5一
半导体器件B31.4+ 103%
(*)表示为与半导体器件A的最大弯曲相比增加的比率。
将半导体器件A与具有相同模块高度的半导体器件B相比较发现 不使用半导体器件30 (加强芯片)构造的半导体器件B的弯曲量增加 了设有加强芯片的半导体器件A的弯曲量的103%。
由这些结果，可以证明，通过设置加强芯片，即使其中叠置每个 都具有贯通电极22的许多半导体芯片的半导体器件，也可以提高结合 的稳定性和产品合格率。
对如图1所示构造的半导体器件进行关于半导体芯片30的厚度和 第一半导体芯片20a的弯曲量之间关系的数字分析(模拟)。如下示出 了计算条件。
厚度第一半导体芯片20a二50/mi，第二半导体芯片20b = 50/mi 芯片间隔20/mi
叠置工艺中的温度条件基板12二10(TC，第一半导体芯片20a二第二半导体芯片20b二半导体芯片30二35(TC 冷却温度25°C
各个半导体芯片的热膨胀系数和杨氏模量采用硅的值。
在图9中示出了数字分析的结果。在图9中，横坐标表示半导体 芯片30 (加强芯片)的厚度，纵坐标表示第一半导体芯片20a的弯曲 量(变形量)。在这里第一半导体芯片20a的弯曲量指的是芯片的变形 量，对应于图8中示出的D。在此分析中，为了清楚地评估由热收缩 差别导致的弯曲量的差异和加强芯片的作用，假设没有连接第一半导 体芯片20a和基板12的微型凸块。
由分析结果发现，当半导体芯片30 (加强芯片)的厚度为与第一 或第二半导体芯片相等的50/mi时，第一半导体芯片显示出了接近46/xm 的弯曲量，以及当半导体芯片30 (加强芯片)的厚度增加到第一或第 二半导体芯片厚度的双倍即100/mi时，弯曲量减小了大约40%，即大约 27/rni。还发现，通过进一步增加半导体芯片30 (加强芯片)的厚度直 至第一或第二半导体芯片的三倍厚即150/mi，第一半导体芯片20a的弯 曲量减少至大约20Mm，其减小至半导体芯片30 (加强芯片)的厚度为 50/xm的情况所得到的值的一半或以下。如上面所清楚看到的，分析的 结果表明通过加厚半导体芯片30 (加强芯片)，第一半导体芯片20a的 弯曲量会明显降低。
上述的分析是基于没有连接第一半导体芯片20a和基板12的微型 凸块的假设。在半导体器件的实际结构中，考虑到连接第一半导体芯 片20a和基板12的微型凸块的结合性能，如果半导体芯片30(加强芯片) 的厚度是第一或第二半导体芯片厚度的两倍或更多，优选三倍或更多 那么大，则可确保基本足够的刚性水平。
很明显，本发明不限制于上述实施例，在不脱离本发明的范围和 精神的条件下，可进行修改和改变。
权利要求
1.一种半导体器件，包括基板；叠层，设置在所述基板上，且由多个叠置的半导体芯片组成，所述多个半导体芯片的每一个都具有贯通电极，同时在所述半导体芯片之间设置连接至所述贯通电极的凸块；和加强芯片，提供在所述叠层上，具体是在所述叠层的与基板一侧表面相对的表面上，或在所述基板和所述叠层之间，其中所述加强芯片的厚度比所述多个半导体芯片中最厚的半导体芯片大。
2. 如权利要求l所述的半导体器件，其中所述加强芯片的厚度是 所述多个半导体芯片中最厚的半导体芯片的两倍或更大。
3. 如权利要求1所述的半导体器件，其中所述加强芯片的挠曲强度是所述多个半导体芯片中最厚的半 导体芯片的八倍或更大。
4. 如权利要求1所述的半导体器件，其中将所述加强芯片提供至所述叠层，具体是在所述叠层的与所 述基板一侧表面相对的表面上。
5. 如权利要求1所述的半导体器件， 其中所述凸块是微型凸块。
6. 如权利要求l所述的半导体器件， 其中所述基板是插入器。
7. 如权利要求6所述的半导体器件，进一步包括提供在所述基板上、具体是在所述基板的与设置了所 述叠层的表面相对的表面上的半导体芯片。
8. 如权利要求1所述的半导体器件， 其中所述加强芯片是半导体芯片。
9. 如权利要求1所述的半导体器件，其中所述加强芯片是由具有与所述多个半导体芯片的热膨胀系数 几乎相等的热膨胀系数的材料构成的虚设芯片。
10. 如权利要求9所述的半导体器件， 其中所述虚设芯片具有无源元件。
11. 如权利要求1所述的半导体器件，其中所述多个半导体芯片的相邻芯片之间的间隙、以及所述叠层 与所述加强芯片之间的间隙填充有底层填料。
12. 如权利要求11所述的半导体器件，其中所述底层填料包含环氧树脂。
13. —种半导体器件的制备方法，所述方法包括 将基板加热直到第一温度；通过顺序叠置在比所述第一温度高的第二温度下加热的多个半导 体芯片，在所述基板上形成叠层，所述多个半导体芯片的每一个都具 有贯通电极；将比所述多个半导体芯片中最厚的半导体芯片厚的、加热到所述 第二温度的加强芯片叠置在所述叠层上；和将所述基板、所述叠层和所述加强芯片冷却到正常温度。
14. 如权利要求13所述的半导体器件的制备方法，其中在所述基板的安装了所述半导体芯片的表面上，所述基板具 有绝缘层和在其上的互连层，以及 在所述冷却之后，移除所述基板以便暴露出所述绝缘层，以由此形成插入器。
15.如权利要求14所述的半导体器件的制备方法，进一步包括， 在所述形成所述插入器之后将所述插入器、所述叠层和所述加强芯片加热直至所述第一温度；将加热至所述第二温度的半导体芯片进一步结合到所述插入器、 具体是在所述插入器的与安装了所述叠层的表面相对的表面上，同时 将凸块设置在其间；以及使所述插入器、所述叠层、所述加强芯片和所述半导体芯片冷却 到正常温度，所述半导体芯片提供到所述插入器、具体是在与所述插 入器的安装了所述叠层的表面相对的表面上。
全文摘要
目的在于提供一种即使当使用具有贯通电极的半导体芯片时，也可改善结合的可靠性和产品合格率的半导体器件，本发明的半导体器件具有基板；叠层，设置在基板上，且由多个叠置的半导体芯片(第一半导体芯片和第二半导体芯片)组成，每个半导体芯片都具有贯通电极，同时在半导体芯片之间设置连接至贯通电极的凸块；以及加强芯片(半导体芯片)，设置在叠层上，具体是在与基板一侧表面相对的叠层表面上，或在基板和叠层之间，其中加强芯片的厚度比多个半导体芯片中最厚的半导体芯片大。
文档编号H01L25/00GK101315926SQ20081010932
公开日2008年12月3日 申请日期2008年5月28日 优先权日2007年5月28日
发明者松井聪, 栗田洋一郎 申请人:恩益禧电子股份有限公司