专利名称：包含半导体芯片叠层的半导体器件及其制造方法
包含半导体芯片#^的 #^件及其帝'腊方法
,员域
本发明涉及包含半导体芯片#1的肖#^件及其伟隨方法。这种，的半 导^^件具有作为半导体芯片叠层的基底的至d^^个下部半导体芯片和至^"个
上部半导体芯片。在这种情况中，半导体芯片^E接一个堆叠在另一个顶上。在 这种鄉的传统堆叠情况中，必《页^if呆在堆翻间，特体芯片的於电辨效 地彼啦櫞。
背景狱
这种电乡櫞不利于劍专导。因此，作为例子，借助于乡纖占合齐鹏鹏芯片 固定在晶体管;^h，该绝織占合剂不利地影响劍专导率。这是因为作为M:粘合 剂结合施加上部堆叠的半导体芯片的结果，在下部半导体芯片的顶侧形成增加的 热阻，该下部半导体芯片形^^底。最后，上部半导体芯片的尺寸不利地受其面 积范围的限制，因为它不制申出^1下部半导体芯片的纖而不增加特体芯片 ^M^的风险。
歸卜，作为特体芯片粘附鹏合到fetb^h以形成半导体芯片SM的结果， 在财方面，粘附地结合至啵jJfeJ:的半导体芯片的电丰fe间的再分絲线，即 下部半导体芯片的顶侧上的那些和上部半导体芯片的后侧上的那些，不可能没有 相当大的费用。因此，在顶侧和后侧上具有电极的功率特体芯片不能借助刊占 接结合駄令人满意地堆魏来。在这种类型的特体芯片的瞎况中，电极只能 尉瞷鄉的且面积相等，也就是说，是一致的，以便借助导电粘合齐鹏mt^ M彼jth^h，使得就电路而言仅有限的功能可以借助堆S^实现。
此外，在"晶片级封驗术"的情况下，可以ffl311M^将两个复合片与相 应駄的半导体芯片以及与在共平M^侧上的布线结构电连接，以这种方式使得
产生包括半导体芯片叠层的半导#^件，其半导体芯片通过垂;iim撤虫和水平
布线结构彼此电线接。即使改善了布线可能性，由于半导体芯片觀的热纟橼， 对于堆叠功率半导体芯片来说，这种半导体芯片的堆叠也是不利的。此外，可以串隨多层陶^Sfe其可在两侧配M半导体芯片，使得半导体
芯片的产生热损失的顶侧在 片的两侧上被暴露并且可以散热。然而，这需要 具有高的材料费用的繊駄。
最后，也可以^^在^| 被驗到的区耻具有金属化和^^层的序列的
半导体芯片，并且于是将它il、货據iik^^彼ife^J:。尽^^供了复杂布线的 可能性，但^^OS^重并J^功率半导^l件不利。
发明内容
本发明涉及包含半导体芯片叠层的半导体器件及其制腊方法。该肖#^件 具有半导体芯片叠层，该半导体芯片^M具有作为半导体芯片SM的基底的至少
一个下部半导体芯片和至^"个上部肖体芯片。在半导体芯片之间设a^色缘中
间片。财卜，连接元fH吏半导体芯片、中间片和半导#^件的外 子 链
接。在这种瞎况中，该半导^i件在其下侧具ww表面魏的外^i虫。
^tt将,附图更详细的解释本发明。
图1示出M3tt发明的一个实施例的半导^^件的示意性截面亂 图2至图9示出在其审腊期间根据图l的半导#^件的部件的示意图； 图2示出对于特体芯片SMMi:部半导体芯片的^m性截面亂 图3示出对于特体芯片觀M51下部半导体芯片的示意性截面亂 图4示出M中间片的坯件的蔬性截面图5示出通过凃,据图4的坯件之后的中间片的示意性截面图6示出iiil半导体芯片觀的示意性截面图，该半导体芯片fi^具有根据
图2和3的半导体芯片和根据图5的中间片；
图7示出M半导^i件载体的半导^mma的示意性截面图8示出通illi加根据图6的半导体芯片fiM之后的根据图7的半导#^件 载体的示意性截面图9示出安^g元件后的ffiiitl据图8的半导^l件载体的示意性截面
图10示出fflil本发明的另一实施例的特^^件的示意性截面亂图11示出M3tt发明的另一实施例的半导^^件的半导体芯片SM的示意
性截面图12示出MM加,元件之后的根据图11的半导体芯片SM的示意性截
面图13示出M31根据本发明的另一实施例的半导^l件的/滞性截面图 具体实船式
图i示出aa^发明的一个实施例的半导^n件10的示意性截面图。该半
导^l件10具有半导体芯片叠层1 ，该半导体芯片叠层1具有至^一个下部肖 体芯片2和堆叠在其上的上部半导体芯片3。在肖体芯片2和3之间设置中间 片4,所述中间片在其顶侧9具有导电涂层5。
中间片5可以是陶瓷片。陶瓷片具有其热导率比堆叠半导体芯片2和3的热 导率大的优势，因此，M陶瓷中间片4，下部半导体芯片2中产生的热消耗可 fflil中间片4和上部半导体芯片3消散。也可以使中间片4比下部半导体芯片2 的面积范围所允许的大。
财卜，中间片4可以是塑料片。这种作为中间片4的塑料片可具有来自聚酰 亚胺、高温热塑性塑料、，并5FT烯^K并喵唑^混^的组的物质。这 种鄉的塑料片可在一侧上配有电镀，戶腐电镀构成导电涂层。例如，也可图案 4^M电镀以为连接元件6掛M^m 13并且为上部半导体芯片3 ^i，鹏 盘14。以这种方式图割t^M导电涂层5使得其在中间片4的顶侧9上形自线 结构24。
在这个半导体器件10的示意性截面图中，驗元件6魏合线，并且例如 使中间片4的顶侧9上的^M^m 13连接至上部半导体芯片3的顶侧28上的接 触区域27，其借助于其后侧29被固定在中间片4的顶侧9上的布线结构24的接 14上。
用于半导体芯片3的中间片4的撤虫区域14的材料和上部半导体芯片3的 后侧29 ^h盼凃层34可以这种方式彼此协调扩tfc^料驗是可能的。在这种 鄉的扩散焊料连接情形中，在扩鹏接期间，形^^属间相， 有比扩鹏 料的成分的熔点高的熔点。在下部半导体芯片2的顶侧15上的用于固定中间片4 的可焊接涂层16也可具有扩麟料层18，其与中间片的下侧31上的电镀8鹏。用于可焊接涂层16和撤鹏盘14的扩ffclf料层18具有优势由半导体芯片2和 3以及在t间设置的中间片4构成的叠层1具有高辦急定性并且因而经得住在这 种鄉的半导#^件10的帝隨期间的后纟^S驢，而殆榭员坏。扩IWf料层 18用于其中最初^^体芯片叠层1并且然后打,半导体芯片叠层1固定为 例如在半导^l件载体22上的半导体芯片叠层1的区域中。
然而，如果提供与此不同的方法步 列，那么可能有利于在半导体器件载 体22的芯片岛21与下部半导体芯片2的后侧32之间^rt^料连接，于是有 利于施加中间片4并且最后有利于働n特体芯片聽1的上部半导体芯片3。 ^S禾衬青形中，有利于 ^第一焊料层17作为扩tfc^料层18并且有利于i!31软
焊料层在中间片4和下部半导体芯片2之间^第二固定并且最后有利Tffi3i导
献占合齐l底堆叠半导体芯片3和中间片4之间具体实5臓高固定层，因雌伟隨
工序中，粘^^接部产生^^梯度并且^ii呆在带J^x序期间焊料和粘合齐i皿
鹏龇损害。
因此，在带腊半导mi件的一销式的实脏式中，设有多个用于芯片固定 和用于连接元件固定的互相电纟機的金属区域的图案化薄陶^^^I片MM加
至下部肖体芯片2的顶侧15。为了通3iT，接皿焊^fe^t^这种中间
片4，由例如Ag、 Au、 Pd或PdAu构成的可焊接表面鍋化作为最鹏働B至下 部半导体芯片的顶侧，而陶^^^/片的下侧具有例如由Cu、 Ag、 Ni或NiPdAu 构成的魏电镀。
于是可M31导电雖自占合齐IJ^I4施加一个或多个上部半导体芯片3至电 绝缘中间片4。在金属焊料连接的瞎况下，陶^^储中间片的顶侧于是也同 样具有例如由Cu、 Ag、 Ni或NflMAu构成的鍋电镀。结果，具有垂直电流的功 率半导体芯片，其芯片后侧构^i极端子，例如，也可彼此电乡機并且一个施加 在另一个;tJ:，因此导致'芯片堆叠"或'芯片上芯片"(chip on chip)彌。
另外，例如，在乡機中间片4柳或下部半导体芯片上，扯部半导体芯片3 禾柿线鍋24的金属化区败间，可M31鍋线路实现电雜。而且，可以为下
部特体芯片2上的更多的上部半导体芯片3樹i^区域，戶;M驗区駆著
地大于下部半导体芯片2。因而，用于安装堆叠半导体芯片3的安装区J^广大了。 斜中粘^^接啊肯被半导^l件载体22的芯片岛21和下部半导体芯片2 的后侧电极38之间以及1^#&下部半导体芯片2的顶侧15和中间片4之间以及同雜中间片4和上部半导体芯片3之间。为了在特mi件10之内在特体芯
片叠层1的单独元件之间获得,宜的粘^^，半导^tl件的设iw可在焊料 层、扩鹏料层、乡纖占鶴和导电粘接层之间选择。
财卜,可表面^的外部撤虫^a在半导mi件io的下侧上并且a塑茅移卜 離构中，远离作为外 子7的外鹏虫区域。为此目的，外部,由引離
架的弓践25构成并且具有用于下部半导体芯片2的芯片岛21 ，其中芯片岛21和
引线25可并入外部端子7。
图2至9示出在其帝隨期间根据图1的半导##|件10的各部件的示意图。 图2示出对于特体芯片觀 ±部特体芯片3的示意性截面图。这种
鄉的半导体芯片3可以是功率半导^^件鹏有控制功能的誠电路^^元
4饼且也可以是存储元件。这种鄉的半导体芯片3由半导体晶片带腊，其中在
特体晶片上以行和列體多个半导体芯片體。
这种类型的^体芯片3由单晶半导体材料帝腊并且具有不同的^^半导体
区，其可以实现实际的开关、控制、逻辑^t功能。戶;M特体区雜至撤虫
区域27，戶;ft^M区域27安祠瞎半导体芯片3的上侧28 ^i乍为后侧电极33 安扫teJl部肖体芯片3的后侧29上。
图3示出了SMffl于半导体芯片叠层的下部半导体芯片2的示意性截面图。 在该帝腊方法中，衝共具有图3的由硅构成的下部半导体芯片2，其顶侧15和后 侧32具有比)| 堆叠的半导体芯片3大的面积范围，其在图2中示出。用于半导 体芯片叠层的基底半导体芯片的半导体芯片2的厚度也大于上部半导体芯片3的 厚度，如由图2示出的。
在下部半导体芯片2的顶侧15上，^Eii^区域中安排撤虫区域27， ff^接 触区域使得能与上部半导体芯片连接以及与具有连接元#^括物的^#^件的 外部端子连接。功率半导#^件也可用作下部半导体芯片2以，作上部半导体 芯片。为了使下部半导体芯片2连接至上部半导体芯片，在下部半导体芯片2的 顶侧15鄉鍋化，i^^属化可具有例如用于扩鹏接层的金属。与软焊接层或 粘接层相比，这种，的扩 具，高^1定性的优势。根,括半导体 芯片4M的本发明，半导mi件的库隨不仅仅需要两个半导体芯片2和3，而且， 需要另外的中间片，如图4示出的。
图4示出衝i中间片4的坯件26的示意性截面图。这种，的坯件26可由陶瓷伟i腊，例如，为了该目的，首先形成生坯(green body)，其随后在高热工序 中收縮以形鹏结陶瓷。而且，为了可以帝J3t^件26的精确顶侧9和后侧31， 习惯于/，结的陶^ffl锯切害腿样的陶瓷片来用做中间片4。在这禾付青况中， 这种陶^f牛的厚度;^勺是0.5mm。
财卜，可以由塑料浪J^S种坯件26，其中作为塑料来自聚 ^、高温热塑 性塑料、，并ifT烯^^并P恶唑^混合吻的组的物质用作中间片4的坯件 26的材料。随后鄉导嶙娜牛26。
图5示出i!31将图4的坯件26涂敷了之后的中间片4的示意性截面图。布 线鍋24施加到坯件26的顶侧9上，该布线^^勾由图案化的电M^成。为了该 目的，首先执行无电镀化学或 ^1游只。在^lf金属^f只中，有必要使陶瓷 片的表面变得导电。为此目的，例如，MJW方法働卩导电种子层(seedlayer) 并且所述导电种子层随后被^l赔接。然后，在嚇槽中，沉积封闭盼凃层，例 如，在中间片4的顶侧9上。
随后Mil光刻駄图案化i^寸闭盼凃层，^6刻i^:包括形^M[蚀齐腕 模。多种方法用于图案化，i^^湿齒七学亥iM^借助等离子体的干法亥鹏。随后 去除i^a)t蚀剂掩模，其可借助于等离子体灰^^借助翻喫现。该图案M 坯件26的顶侧9上产生布线娜24，其可随后用作至上部半导体芯片的固定或 粘 ^，作,元件的固定。为此目的，示出的布线结构24具有用于,元 件的^m 13禾口用于半导体芯片的^fS: 14。
图6示出通31M据图2和3的具有半导体芯片2和3的半导体芯片叠层1和 根据图5的中间片4的示意性截面图。可以多种方^5^^特体芯片觀1的 三，{牛之间的茅 3 ;因而可以fflil由扩，^t才料构成的可焊接涂层16， 库隨与电镀8相互作用的扩麟料层18，因此下部半导体芯片2和中间片4之间 的粘^^具有高的SJt稳定性。
用于上部半导体芯片3的以撤,14的形式^t的芯片岛,可具^T 焊接涂层，其中所述凃层^^包括lfc^料，因此中间片4和下部半导体芯片2之 间的固定不M层半导^I件3的施加而恶化。代替,料层，该粘 ^也可 鹏^ 1导电粘接层19实现。
大体上，可以首先制腊具有中间层4的耐热半导体芯片叠层1 ^i^"法的 另一示例性实施方式中，首先接3iJ^^在其上具筋片岛的半导体芯片载体，首先働吓部半导体芯片l，然后働肿间片4，最后鋤口上部半导体芯片3并且 因此它们被堆叠。
图7示出通过肖体芯片载体22上的半导^ljm置35的示意性截面图， 其中该半导Wf牛载体22可具有多个这种^ #^ 35。作为外部端子7 的中央芯片岛21體^^腿半导^tlfmg35中，被弓践25包围的戶脱芯片岛 作为外鹏子7。
图8示出MMM卩根据图6的半导体芯片叠层1之后的根据图7的半导
件载体22的示意性截面图。在这种瞎况下，为了不m半导体芯片觀1的部件
之间的粘^3^，齡半导体芯片觀l，如图6戶标，舰导献占合齐鹏附地 半^^K1芯片岛21 ^J:的软焊料焊接。另一方面，半导体芯片叠层1的部件连 续m力赃芯片岛21上是可以的。在这种瞎况下，焊料层17也可以;iT鹏料 层以产生耐热粘^i^，其继续(extend)进一步的M步骤，例如元件的焊接和 粘附结合以形成半导体芯片4M 1而，皮破坏。
图9示出固^^元件6后的TOg据图8的半导 #载体22的示意性 截面图。^^元件6的排列赵^#性的并且不限于示出的截面图。示出的雜 元件6仅悅意图表明对于外部端子7和半导体芯片叠层1的各层之间的电,之
间怎游的可肯^性是可以的。
因此，扯部半导体芯片3的顶侧28上的撤虫区域27可连接至中间片4上 的上 线娜24，以及，财卜，中间片4的布线结构24的撤鹏13可舰 相应的,元件6 ,ST部^体芯片2的，区域中的撤虫区域27。也可以 ^t部半导体芯片3直接与引线25的形式的外部端子7撤虫禾IV或可以使下部半 导体芯片2的撤妪域27与作为外部端子7的相应弓战25电连接。上部半导体 芯片3与下部半导体芯片2的撤虫区域27也可MM3^元件6彼jltii接。
3 ^元件6^ 之后，具有半导体芯片4M 1的^^^件载体 22和雜元件6可^A塑半矽境结构中，从其突出，同时使创l、將放(free)，外 子7作为特 # 10的下侧上的可表面安装的外部,，如图1所示。
图10示出M本发明的另一实施例的^#§1件20的示意性截面图。具有 与在前的附图中相同功能的部件由相同的参考标己树只，并且不帮皮斜虫鹏。
在根据图10的本发明的该实施例中，粘1^主要作为半导体芯片载術口 半导体芯片叠层1之间的粘^^并且也在半导^fi层1之内。为此目的，导电的或^^的,膏剂(paste),施加上部半导体芯片3至作为中间片4的在两 侧上用铜金属化的陶瓷片上，其也可^fflH^OT镍合金凃覆，其中iM^膏 剂又将中间片4施加ST部^体芯片2的顶侧。
关于图l中示出的实施例的不同在于此处功率半导体芯片一个堆叠在另一个 之上。进1的M^于以下事实中间片4具有比下部半导体芯片2大的面积 范围，因雌大的上部半导体芯片3或相同尺寸的半导体芯片3也可堆叠在中间 片4上。而且，在两侧上被凃覆的铜鶴不仅形成为顶侧9上的布线娜24,还 可在后侧31上被图案化，因此可将其连接至相应^S的下部半导^I件2的电极， 例如源电极S2和栅电极G2。下部半导体芯片2的后侧32构，电极D2，其可通 过半导^l件载体22的芯片岛21嫩卜部撤^^为漏电极D"堆叠半导体芯 片3同样具被其后侧29上盼漏电极D3禾瞎其顶侧28上的源电极S3禾嗰电极 G3。下部半导体芯片2的栅电极G2和上部半导体芯片3的栅电极G3皿中间片 4和 线娜24舰^i。
在本发明的该实施例中，中间片的ii^侧具有导电车爐(track)， ^til31 中间片4^f井^Ki4。在该实施例中，两个栅电极G2和G3由半导^^件的公 共栅极端子G,驱动。然而，假如掛共相应的连接元件6，也可以分别驱动两个半 导体芯片。两个源电极S3和S2也可以"^1 各由(route)至半导^l件20的外部
源电极S,。只有漏电极D2和D3可被分别访问。为此目的，D3和外部端子之间的
,线TO:于此^出的截面平面中。
图11示出ilM^发明的另一实施例的特#^件30的特体芯片觀1的 示意性截面图。具有与在前的附图中相同功能的部件由相同的参考^HB标识，并 且不帮鹏虫描述。
在本发明的鄉一实施例中，半导#^件30具有在中间片4上的两个上部 特体芯片11和12，臓半导体芯片彼此湘睏定并且实现多禾,^￥储功 能。
为此目的，上部肖体芯片11和12在它们的顶侧28上具有多个,区域 27，所鹏虫区域可ffla3^元倂皮不同鹏线。中间片4M^料层體在下 部半导体芯片2的顶侧;ti:，其予Mf设，例如，如由AgAu或PdAu构成的凃层 顶侧的鍋化，作为下部特体芯片上的最高涂层，以固定具有小于0.5mm厚度 的薄中间片。在这种情况下，戶，薄中间片可包括在两侧上iOT铜或^^，使用其合金涂覆的绝缘材料，如表示为适于'T)CB"片(直接铜结合(direct copper bonding))。此处图示的两个上部半导体芯片11和12 M^料层固定在其上。
图12示出安^^元件6之后31il根据图11的半导体芯片叠层1的示意性 截面图。fetk图示中，示出的雜元件6也仅悅意图显示:^t什么样的可能性，
大体上，用于在mt间电,^体芯片^ 1的各层柳或电^^對卜部端子
7或引线25。 ^!th情况下，作为外部端子7的半导体芯片岛21具有比弓践25大 的鍋厚度，为弓践25錢茅#卜織向地突出做准备，同时作为辨P区域的芯片 岛21的下侧36和外 子7作为可表面^的夕卜部m^塑半矽卜壳突出。
图13示出通过根据本发明的进~^实施例的半导体器件40的示意性截面 图。具有与在前的附图中相同功能的部件甜胴的夠纟琉敏只，并且不稱皮单 独描述。
在这神清况下，以类似于根据图10的肖 件20的情况下的方式，功率 半导体芯片一个堆叠在另一个a，其中中间片4具有比下部半导体芯片2大的 面积范围。此处，也在中间片4的两侧上掛共布线娜24。两个功率特体芯片 11和12 ，在中间片4的顶侧9 ;t±， ^ht青况中的戶服功率半导体芯片在它们 的顶侧28上具有源电极S3禾,极G3。
上部半导体芯片11和12的后侧29作为漏极D3固定在中间片4的布线， 24的相应^14^: 14上。又一次，两个电极，也就是源电极S2禾咖电极G2體 在下部肖体芯片2的顶侧15上，戶，电tM51相应中间片4的下 线， 24的导电$ 电,至上部半导体芯片11和12的电极。用于上部半导体芯片11 和12的高电^cti^元件37具实施为在源电极S3上结合在"^的结合带。
錄硫歹懷
1 半导体芯片觀
2 下部半导体芯片
3 上部半导体芯片
4 中间片
5 中间片的导电涂层 G 驗元件
7 外鹏子8 电镀
9 中间片的顶侧
10半导体器件(实施例) 11中间片上的半导体芯片 12中间片上的半导体芯片
13中间片上的用于,元件的^m
14中间片上的用于半导体芯片的^1,
15半导体芯片的顶侧
16可焊接涂层
17焊料层
18扩鹏料层
19导电粘接层
20特條件(另一实施例)
21芯片岛
22半导体器件载体
23塑潘壳结构
24中间片上的布线^)
25引线
26中间片坯件
27 撤虫区域
28上部半导体芯片的顶侧
29上部半导体芯片的后侧
30半导條件(另一实施例)
31中间片的下侧
32下部半导体芯片的后侧
33上部半导体芯片的后侧电极
34上部半导体芯片的后侧上的涂层
35半导体芯片，
36芯片岛的后侧
37 高电^g元件38上部半导体芯片的后侧电极
40半导体器件(另一实施例)
G！栅电极
G2栅电极
G3棚电极
D漏电极
Dz漏电极
D3漏电极
Si源电极
&源电极
S3源电极
权利要求
1. 一种半导体器件，包括半导体芯片叠层(1)，作为该半导体芯片叠层(1)的基底的至少一个下部半导体芯片(2)，和至少一个上部半导体芯片(3)；设置在半导体芯片(2、3)之间的绝缘中间片(4)，以及将半导体芯片(2，3)、该中间片(4)和外部端子(7)彼此电连接的连接元件(6)；其中该半导体器件具有在其下侧上的可表面安装的外部接触。
2、 如^^利要求1戶;M的^^i件，其中该中间片至少在Hi上具有导电的图案化涂层(5)。
3、 如权利要求1或2戶員的半导^^件，其中该中间片(4)为陶瓷片。
4、 女敝利要求1或2戶腐的特#^件，其中该中间片(4)为塑料片。
5、 如权利要求4所述的半导体器件，其中该塑料片包括来自聚 胺、高 温热塑性塑料、^^并JfT烯^^并嗜唑TO混^的组中的物质。
6、 如前述权利要粒一戶舰的半导^l件，其中该中间片(4)至少在一 侧上具有电镀(8)。
7、 如权利要求6戶腿的特^l件，其中该电镀(8)被图案化。
8、 如权利要求6或7所述的半导#^件，其中该电镀(8)包括来自铜、 银、镍、钯、,金鄉合金的组的物质。 ,
9、 如前述权利要粒一所述的半导^^件，其中该中间片(4)具有比半 导体芯片(2, 3)的硅晶体高的热导率。
10、 如前^^利要^t一戶做的半导^l件，其中该中间片4具有比下部半 导体芯片(2)的面积范围大的面积范围。
11、 如前述权利要fe—戶做的半导mi件，其中在该中间片(4)上多个 半导体芯片(11， 12)彼此湘哋^§。
12、 如前述权利要粒一所述的半导#^[牛，其中该中间片(4)在其顶侧 (9)上具有图案化的^M、^^层。
13、 如权利要求12 fM的半导^^件，其中该图案化的金属涂层具有用于ii^元件(6)的^f, (13)和用于堆叠的半导体芯片的^1,。
14、 如前述权利要粒一所述的半导^^件，其中该下部半导体芯片(2) 在其顶侧(15)上具丽焊接涂层(16)。
15、 如权利要求14戶腿的半导mi件，其中该可焊接涂层(16)包括^M层。
16、 如前述权利要求之一所述的半导條件，其中该下部半导体芯片(2)在其顶侧(15)上具有由金、银、lE^e/金或它们的合金构成盼凃层。
17、 如前述权利要粒一所述的半导#^件，其中该中间片(4)和半导体 芯片(2， 3)借助粘^^接固定在彼ltk^h。
18、 如权利要求17戶，的半导^li牛，其中所:^粘^^中的至^~^& 括焊料层(17)。
19、 如^x利要求17戶皿的半导mi件，其中戶;M粘^^中的至^H^括扩,斗层(18)。
20、 々敝利要求17戶腿的半导#^件，其中戶;M粘^^中的至^^m據"fe^占接层。
21、 如权利要求17戶腿的半导^^件，其中戶;M粘^3^中的至^H^括导电粘鶴(19)。
22、 如前^a利要^t一所逸的半导体器件，其中所述可表面安装的外部接 触體在半导#§1件(10)的下侧上并且駄塑I4^卜壳结构中远离外部撤虫区域。
23、 如权利要求22戶脱的半导#^件，其中戶;M可表面安装的外部撤虫具 有用于下部^体芯片(2)的具有芯片岛(21)的引 架的引线(25)。
24、 一种用于伟隨半导#^件(10)的方法，具有 在半导体器件载体(22)的芯片岛(21)上， 一个在另一个;tJ^也堆叠下部半导体芯片(2)、中间片(4)和至少一个另外的半导体芯片(3);在半导体芯片(2， 3)彼此之间，将连接元件(6)从半导体芯片(2， 3)安 装至该中间片(4)，并且安装至该半导,体(22)上的半导#§|件(10)的外 部端子(7);将该半导体芯片觀和连接元件^A至塑茅矽卜壳结构(23)中。
25、 一种用 隨多个半导体器件(10)的方法，具有 鄉半导体芯片(2， 3);鄉具有多个半导臓TOfi (35)的半导條件载体(22); ^f共用于半导^^mS (35)的中间片(4);在半导皿件位置(35)中在该半导体器件载体(22)的芯片岛(21) ±M 加下部半导体芯片(2);在该下部肖体芯片(2)上粘im固定中间片(4);在中间片(4)上粘,也^^1^个另外的半导体芯片(3)以形成半导体 芯片觀(1);安装雜元件(6);将该特体芯片fiM (1)和驗元件(6) ^A至塑茅移卜離构(23)中； 将该特糊牛载体(22)分离鹏虫的特條件(10)。
26、 如权利要求24或25中的方法，其中中间片(4)至少在"tJ上设有图 案化的电镀(8)并且为此目的执行M属种子层上的无电镀化学或^f^l沉积。
27、 々t^利要求26中的方法，其中鹏方法用于沉积导献中子层。
28、 如权利要求26中的方法，其中光刻^^用于图案化该电镀(8)，在该 鹏中形^ 蚀齐,。
29、 々P^利要求28中的方法，其中使用等离子体灰ifc^除i^^f[蚀剂 掩模。
30、 如权利要求28中的方法，其中{顿竊睐去除 ^[蚀齐腕模。
31、 如权利要求28中的方法，其中顿干法亥1， *除该种子层。
32、 如权利要求2"1中的一JMM的方法，其中布线鹏(24)鋤碟忡 间片(4)。
33、 力敝利要求24-32中的一工MM的方法，其中4顿烧结陶瓷方M库i腊 中间片(4)。
34、 如权利要求2冬32中的一I砂服的方法，其中为了帝腊中间片(4)分离 烧结的陶，。
35、 如权利要求24"34中的一I则腿的方法，其中在下部半导体芯片(2)的 顶侧(15)上^f只由金、银或鄉金鹉合金构成盼凃层。
36、 如权利要求24-35中的一I^M的方法，其中中间片(4)和半导体芯片 (2， 3)借助粘難接一个堆叠在另一个的顶部上。
37、 女嫩利要求36中的方法，其中施加至少"个焊料层(17)作为粘難接。
38、 如权利要求36中的方法，其中施加至il^个扩麟料层(18)作为粘
39、 如权利要求36中的方法，其中施加至^"^^^占接层作为粘^^。
40、 如权利要求36中的方法，其中施加至A"个导电粘接层(19)作为粘
全文摘要
包含半导体芯片叠层的半导体器件及其制造方法。本发明涉及包含半导体芯片叠层(1)的半导体器件(10)及其制造方法。半导体器件(10)包括作为半导体芯片叠层(1)的基底的至少一个下部半导体芯片(2)和至少一个上部半导体芯片(3)。绝缘中间片(4)设置在半导体芯片(2，3)之间。此外，连接元件(6)用线将半导体芯片(2，3)、中间片(4)和外部端子(7)彼此连接。
文档编号H01L25/18GK101290930SQ200810109299
公开日2008年10月22日 申请日期2008年4月18日 优先权日2007年4月19日
发明者J·马勒, K·霍塞尼 申请人:英飞凌科技股份公司