多层电子器件及其制备方法、低电感可控esr多层电容的制作方法

专利名称：多层电子器件及其制备方法、低电感可控esr多层电容的制作方法
技术领域：
本发明主题基本上是涉及多层电子元件改进的部件形成。更具体地，本 发明主题涉及提供适用于智能卡技术的非常薄的电容结构的方法。该相关技
术利用单一电极掩膜的选择性放置和专门的端接(termination)方法来制备 非常薄的部件。
背景技术：
现代许多电子部件被封装为单个器件，可以在单一的芯片封装内包括一 个或多个部件。这种单个器件的一个具体情形就是多层电容或电容阵列，尤 其值得关注的公开的技术是具有交错的内部电极层和相应电极小片(tab)的 多层电容。包括交错电容(Interdigitated Capacitor, IDC )特征的多层电容的 情形可以在美国专利4,831,494 ( Arnold等人)，5,880,925 (DuprS等人)和 6，243,253B1 ( Dupr 6等人)中找到。其他的单个电子部件对应于将多个无源 部件集成入单一芯片结构中的器件。这样的集成的无源部件可以提供形成在 多层构造中的电阻、电容、电感和/或其他的无源部件中的可选择的组合，并 封装为单个电子器件。
已知的组件制造方法中，多层电容是通过提供切自预先准备的延伸长度 的陶瓷材料或陶瓷材料的带的陶瓷介电材料的单个薄层而形成。使用电极油 墨通过多组电极图案丝网印刷这些单个薄层。然后将印刷的薄层层叠为多 层，并叠压成通常称作垫(pad)的固体层。根据该已知方法制备多层电容 的进一步的工序包括对垫的烧结和对单个部件端4妄化(terminate )。部件的端 接化包括使用金属漆，以便与选择的先前丝网印刷的电极进行接触，并接着 进行另一次烧制使得该金属漆端接材料固定到该电容。
使用多组丝网印刷掩模来制备多层器件的不同层在多层器件的制备中 产生相当大的花费。而且，通常用于这种多层器件的端接占据了最终成品的 垂直高度中的相当大一部分。
对不同的单层通常需要选择性的端接来形成电连接。可能需要多个端接以电连接到集成的单个器件的不同内部电子部件。通常多个端接还常结合 IDC和其他多层阵列 一起使用以减少不希望的电感水平。多层部件中形成多 个端接的 一种示例方法是通过对芯片结构的选择区域进行钻孔并在孔中填 充导电材料，使得电连接形成在器件选择的电极部分之间。
形成多层器件的外部端接的一种可选方法是施加在玻璃基体(galss matrix)中的银或铜的厚膜条到内部电极层的暴露部分，硬化或烧制该材料， 然后在该端接条上镀上额外的金属层以使一部分对于衬底是可软焊的。 一种 具有通过烧制端接以及镀覆于其上的金属膜形成的外部电极的电子部件的 情形公开于美国专利5,021，921(Sano等人)。这种端接的应用通常难以控制， 并会在芯片尺寸缩小或特征接近时变得问题重重。美国专利6,232,144Bl
(Mcloughlin)和6，214，685B1 (Clinton等人)涉及到了在电子器件的选择 区域上形成端接的方法。
电子部件不断缩小的尺寸使得要以所需的精度在预设区域上印刷端接 条变得相当困难。厚膜端接条的施加通常利用一台可抓取芯片以及以特别设 计的轮子来施加端接图案的机器。美国专利5，944，897 (Braden), 5,863,331
(Braden等人)，5,753,299 ( Garcia等人),和5,226,382 ( Braden )公开了与 端接条施加到该芯片结构相关的机器特征和步骤。由缩小的部件尺寸带来的 越来越小的间距或增加的用于电子芯片装置的端接接触的数目会使得典型 端接机器的分辨率限制成为将来尺寸缩小的限制因素。
当试图使用厚膜工艺施加图案化的端接时可能产生的问题包括端接焊 盘偏移，端接错位导致内部电极小片暴露或完全遗失，以及错过包裹的端接 部分。然而当施加的漆状端接材料涂层过薄或端接涂层的一部分散布到另一 个中导致端接焊盘短路时，也可能产生问题。厚膜系统的另一个问题是，仅 在器件选择的侧面上(例如在垂直表面上)形成端接部分经常很困难。围绕
更便宜和有效的端接特征的需要。
与端接应用相关的另一个已知的选择涉及将多个单个的衬底部件与遮 罩对齐。可将部件装入一个特别"^殳计的夹具中，比如美国专利4,919,076( Lutz 等人)中公开的那样，然后通过掩模元件溅射。这是一种典型的非常昂贵的 制备工艺，因而需要提供其他有效并且更便宜的端接。
美国专利5，880，011( Zablotny等人)，5，770，476( Stone ), 6，141,846( Miki),和3,258,898 ( Garibotti)分别涉及形成不同电子部件的端接的各个方面。
其他涉及形成多层器件的方法的背景技术还有美国专利6,757,152 (Galvagni等人)，4,811,164 (Ling等人)，4,266,265 (Maher)， 4,241,378 (Dorrian )和3,988,498 ( Maher )。
虽然在多层电子部件和相应的端接领域已知不同方面和可选的特征，但 尚未出现一种设计能总体上解决这里讨论的所有问题。前述的所有美国专利 公开各种目的被全文引用结合于此。

发明内容
考虑到现有技术中遇到的以及由本发明主题所涉及的特征，发展了制造 多层电子器件和这种多层电子器件电气端接相应方面的改进的方法，以及由 此得到的器件。因而，本发明主题既涉及改进的器件和装置，也涉及相应的 相关方法。
在示例性的构造中，可以使用单一的丝网印刷掩模来制备多层器件。根 据本发明主题的某些方面，可以在多层器件中的交替层的可选位置上通过选 择性地设置单个丝网印刷掩模来制备具有不同电特性的多层器件。
根据本发明主题的某些实施例的其他方面，当在所选的支持材料上印刷 连续的层时，可以制造多层器件的构造，得到专门基于对单个丝网印刷掩模 施加的横向偏移的量所生产的单个多层器件或者有效串联的双器件。
根据本发明主题的某些实施例的其他方面，可以适用单一静止丝网，然 后切割和层叠单独的连续层，从而制备多层器件构造。
根据本发明主题的另一个方面，提供了端接的方法，该方法可以和该单 一丝网印刷方法一起，制备比以前可能的垂直高度小很多的多层器件。
在本示例的实施例的其他方面，提供一种制备多层电子器件的方法，该 方法包括以下步骤提供至少两层支持材料；提供单一丝网印刷掩模；将该 掩模置于该至少两层支持材料的第 一层上；通过该掩;溪在该第 一层支持材料 上印刷第一导电图案；将该掩模置于该至少两层支持材料的第二层上；通过 该掩模在该第二层支持材料上印刷第二导电图案；和组合第 一层和第二层支 持材料以制备具有上表面、下表面、前边缘和后边缘的相邻的印刷层。
在前述示例性实施例的变化中，在从掩模设置在第一层支持材料的位置 偏离的位置上，将掩模放置在第二层支持材料上，在将第一层和第二层组合时，在支持材料的相邻层上制备互补的电极。
在前述示例性实施例的变化和选择中，优选该提供至少两个支持层的步 骤包括提供至少两个介电层、至少两个电阻层、或至少两个可变电阻层。
在某些前述的实施例中，还可以进行额外的步骤以修调该层叠的第 一层 和第二层的横向端部部分以暴露出选择的导电图案；再将端接材料施加到至
少修调过的横向端部部分上。在该方法的不同示例中，该施加端接材料的步 骤还可以包括将端接材料至少施加到组合的第一层和第二层的上表面或下 表面的至少一个选择的电极部上。
更普遍地，本示例方法的一些实例还可以包括以下步骤将该掩模置于
第三层支持材料上；在该第三层支持材料上印刷第三导电图案；和将该第三 层组合到第一层和第二层支持材料上。在该实施例中，掩模放在第三层支持 材料上的位置与其放在第二层支持材料上的位置相同，且在组合该第三层到 第一层和第二层上时，在临近上表面或下表面中一个的支持材料的相邻层上 制备多个相同的电极层。
还可以在上述基础上加上示例性实施例，这样其他实施例的方法还可以 包括以下步骤将该掩模置于第三层支持材料上；通过该掩模在第三层支持 材料上印刷第三导电图案；将该掩模置于第四层支持材料上；在该第四层支 持材料上印刷第四导电图案；将该掩模置于第五层支持材料上；在该第五层 支持材料上印刷第五导电图案；将该第三、第四、第五层依次组合到第一层 和第二层支持材料上从而得到具有上表面和下表面的印刷层的组合；以及修 调该组合层的第一和第二横向端部部分以暴露出选择的导电图案。在该示例 性的排列中，掩模置于第二和第四层支持材料的位置与其置于第一、第三和 第五层支持材料的位置有一定偏移，其中在修调该组合层时，导电电极部分 至少在选纟奪层和选择横向端部部分暴露。
虽然前述描述意欲内部创建小轮廓的电容，然而应当清楚所需要的端接 也有利于该器件的总厚度。使用标准的厚膜端接，例如在美国专利5,021,921 (Sano等人)中描述的那样，该端接将使厚度增加5密耳(mil)或更多。 若预期电容本身典型地为9密耳或更少，则可以想象厚膜端接将成为巨大的 缺点。因此，期望这里描述的端接最好是薄膜，它可以采用合适的掩模如美 国专利7,152,291和6,972，942(Ritter等人)所述那样进行镀覆或，如美国专利 5,565,838 (Chan)那样进行溅射或蒸镀。这种端接典型地具有不到十分之一密耳(mil)的厚度。如果以一定角度进行端部切割，就可以使用美国专利
5,388,024 (Galvagni)中描述的技术。
在再一个该示例性实施例中，公开了一种使用单一丝网印刷掩模制备多 层电子器件的方法。 一般而言，该多层器件的创建是将共用掩模放置于在支 持材料的交替层上的交替位置，从而在层叠该多层时，在交替层上制备互补 电极结构。可以改变支持材料以制备不同的器件，这包括电容、电阻和可变 电阻。
另一个涉及多层电子器件的当前示例性实施例，包括至少两层支持材 料，其具有第一和第二导电图案。优选，该第一导电图案印刷在该第一层导 电材料上，而第二导电图案印刷在该第二层支持材料上。而且，优选地，该 第一层和第二层支持材料组合在一起以制备具有上、下表面和前、后边缘的 相邻的印刷互补电极层，该组合的第一层和第二层的4黄向端部部分被修调从 而暴露出选择的导电图案。然后，优选施加端接材料到至少修调过的横向端 部部分。
在该示例性实施例的变化和变体中，根据本发明的主题，该器件的某些 实施例具有小于10密耳(mil)的小尺寸，而该端接材料小于1密耳(mil)。 其他的变体中，某些实施例，端接材料可以镀覆、溅射或蒸镀到修调过的横 向端部部分上。在另一些变体中，某些实施例的器件具有不到10密耳(mil) 的厚度，并具有小于5个侧面的端接覆盖。
在其他的当前示例性实施例中，提供了低电感可控等价串联电阻(ESR) 多层电容，其具有至少第一和第二对电极，还具有多个虚拟小片。优选，至 少第一对电极可以包括交错电极，其在相反的端部上具有各自的端部小片以 减少电感和电阻，并在制备过程中使测试更容易。此外，该第一对电极还优 选具有与其他交错电极交错的各自的侧边小片。该至少第二对电极优选在相
反的端部上具有各自的端部小片。这些虚拟小片的形成优选临近这些电极但 不与之电连接，从而为无电镀铜端接提供支持和成核点(nucleationpoint)。
在上述的示例的低电感可控ESR多层电容的实施例的变化中，可在这 些多层器件的上部端部设置第二组该第 一对电极，而该第 一组第 一对电极设 置于其下部或底部端部，以创建对称的器件便于安装。
在上述的示例的低电感可控ESR多层电容的实施例的另一种变化中， 可在层叠的图案中提供额外的第二对电极，并施加端接材料以创建与该第二对电极并联并与第一对电极的各自相对的端部串联的电路。某些上述的示例 性实施例中，该端接材料包括无电镀铜端接。
然而另一个涉及低电感可控等价串联电阻(ESR)多层电容的该示例性 实施例，包括至少第一对电极，其具有在相反端部上分别具有端部小片的交 错电极，以减少电感和电阻，并在制备过程中使测试更容易，还具有与其他 交错电极交错的各自的端部小片，以及在相反的端部具有各自的端部小片的 第二对电极。这些示例性实施例优选还包括选择性的连接这些电极的端接材 料。
这里阐述了本发明主题的其他目标和优点，或者它们从这里详细描述将 对于本领域技术人员是明显的。此外，还将了解，这里详细阐述、提及和讨 论的特征、元件和步骤可以应用于不同的实施例和本发明主题的使用中，而 不背离本发明主题的精神和范围。变化可以包括但不限于那些阐述、提及或 讨论的等价手段、特征、步骤的替代，以及不同部分、特征、步骤等的功能、 操作或位置颠倒。
而且，还应了解本发明主题的不同的实施例，和不同的当前优选的实施 例可以包括当前公开的特征、步骤或元件及其等同特征(包括未在图中显示 或这些图的详细描述中提及的特征、部分或步骤和构造)的不同组合或构造。 本发明主题的其他的实施例，不一定在概述部分提及，还可以包括或包含在 前面概述的目标中提到的不同特征、组分或步骤方面的组合，和/或在本申请 另外阐述的其他特征、组分或步骤。
此外，应该理解，虽然这里给出的情形都是主要关于制备非常薄的、其
但并不限于该公开，这里公开的该主题也可以通过在阐述和讨论的电容示例 中选择的介电材料中提供交替的选择而将其用于制备其他非常薄的器件。例 如，通过选择合适的内电极支持材料来使用本发明主题的方法就可以制备可 变电阻或电阻器件。那些本领域^支术人员可以通过阅读下面的详细描述更好 的理解这些或其他实施例的特征和方面。


本发明主题的针对本领域技术人员的完全和可行的公开，包括优选的实
施模式，在详细说明中进行阐述，其用所附的图作为参考，其中图la和lb分别图示了根据本发明主题的电子器件的第一示例性实施例 的连续制备步骤的第一部分，图lc描述了部分透明的本发明主题的透视图2a-2d分别显示了根据本发明主题的电子器件的第一示例性实施例的 连续制备步骤的第二部分以及可选的顶层电极构造，图2a、表示当前可选的 构造的部分；
3c描述了该现有主题的部分侧视图4a-4d分别图示了根据本发明主题的电子器件的第二示例性实施例的 连续制备步骤；
图5a-5e和5g分别图示了根据本发明主题的电子器件的第三示例性实施
例的连续制备步骤以及穿心电容和Pi滤波器件的制备；
图5f和5h分别示出了图5e和5g中描述的器件的等价电路；
图6a-6e和6g分别图示了根据本发明主题的电子器件的第四示例性实施
例的连续制备步骤以及穿心电容和Pi滤波器件的制备；
图6f和6h分别示出了图6e和6g中描述的器件的等价电路；
图7a-7e和7g分别图示了根据本发明主题的电子器件的第五示例性实施
例的连续制备步骤以及穿心电容和Pi滤波器件的制备；
图7f和7h分别示出了图7e和7g中描述的器件的等价电路；
图8示出了应用端部端接特征的本发明主题的示例性实施例；
图9a-9c分别图示了根据本发明主题的电子器件的另一个示例性实施
例，包括辅助端接的"T"电极和虚拟小片；
图9d示出了制备图9a-9c中显示的示例器件的电极层的单一丝网图案； 图10a-10c分别图示了根据本发明主题的电子器件的另一个示例性实施
例，其通过90度对称提供更好的安装能力；
图ii示出了制备图ioc中显示的示例器件的电极层的单一丝网图案；
图12a-12d分別连续显示了本发明主题的另一个实施例，采用与图2a-2d 类似的方式描述，但其纵横比改变以允许附着到长边缘，从而提供相对低的 电感和强的键合；
图13a-13e分别示出了该技术的可选实施例，其中所有层都是有源的， 并且其中角部边缘提供来助于交替附着方法；中多个部件作为阵列形成在一起以节省面积和减少部分的数目；
图15a-15f分别示出了根据该技术的采用过孔来为外部连接提供点接触 或球栅阵列(BGA),减少ESL的建造方法的示意图16a-16e分别示出了以类似于标准多层电容(MLC )构造的在每个端 部具有五个侧边端接的薄盖(thin-cap)构造的示意图17a-17e分别示出了本发明主题的另 一个实施例的制备的步骤；
图18a-18h分别示出采用根据本发明主题的过孔制备低电感电容的步
骤；
图19a-19c分别示出了可提供相对低电感部分的已知构造，其采用交错 电极获得低电感，总体上如美国专利5,880,925( Dupr 6等人)和6，243,253B1 (Dupr6等人)中显示的那样；
图19d-19g分别显示了应用anchor或虛拟小片来为无电镀的铜端接提供 自结构的技术， 一般如Ritter等的美国专利7152291中显示的那样；和
图20a-20d显示了另一个该示例性实施例，不但具有低电感特征，还具 有可控等价串联电阻(ESR)特征。
本说明书和附图中重复使用的附图标记代表本发明主题相同或类似的 特征、元件或步骤。
具体实施例方式
正如在发明内容部分中所描述的那样，本发明主题特别地关注改进的制 备多层电子器件的方法和电子端接相应的方面，以及相关的得到的器件。公 开的技术选择的组合与本发明主题的多个不同实施例关联。应当注意，在这 里给出和讨论的示例性实施例不应视为对本发明主题的限制。作为一个实施 例的部分描述或阐述的特征或步骤可以与另 一个实施例的各方面组合从而 产生再一个实施例。此外，某些特征可以和类似的器件或没有特别提及但执
行相同或相似功能的特征互换。
现在将详细参考该多层器件的当前优选的实施例。现在参考附图，图la 和lb分别示出了制备根据本发明主题的电子器件的第一示例性实施例的连 续步骤的第一部分；而图lc描述了该主题的透视图，具有部分透明的特征。 如图la所示，第一丝网印刷掩模100包括三个开口 110、 112、 114，每个开 口具有相同的长度和宽度。应当注意，在下述的各种丝网印刷掩模中的描述中，部分掩模显示为清 楚的元件而其他部分则显示为阴影。这两种情形中，示例性的掩模都被开口 以允许印刷材料通过，正如在丝网印刷领域中的普通技术人员熟知的那样。 如果丝网被显示为阴影的，则这样显示是为了引起对那些区域的特别关注， 那些区域典型地对应于最终产品中的电极。
进一步参考图la，可以注意到有五个连续的层120-128,在五层电极间 支持材料上进行连续的五次丝网印刷，为了简化起见而在图中未示出。在该 电子器件被制备为电容的情形中，可以使用丝网印刷掩模100在上面印刷电 极的层可以是介电层。正如前面指出的，如果制备包括但不限于电阻、热敏 电阻和可变电阻的其他器件时，可以选择其他支持材料。
在丝网印刷连续层中的第一层120之前，相对于第五层128所示的更中 心或中间的位置，丝网印刷掩模100向右偏移预定的距离，如图la所示。 印刷完第一层120后，淀积一层电极间材料，相对于第五层128所示的更中 心或中间的位置，丝网印刷掩模100向左偏移预定的距离，如图la所示。 对显示的第三层124和第四层126重复该偏移和印刷的过程。最后丝网印刷 掩才莫100置于中间位置，正如层128显示的那样，然后进行最后的印刷。
应清楚地理解，这里描述的总共五个印刷层只是示例性的。实际制备中， 可以提供更多或更少数目的层以满足需要的电气和物理特性。如参考2a和 2b所见的，也可以重复某些层，也就是说，再次印刷而不使该丝网印刷掩模 100偏移，其原因将在后面讨论。
一起参考图la、 lb和lc,可以注意到显示了三个切割线130、 132和 134。在印刷完多层器件的选择数目的层后(记住可以比所显示的数目更多 或更少)，沿切割线130、 132和134从层叠的层切割得到单独的器件。该切 割在图lb显示的器件的情形中得到两种可能的器件类型产品， 一个在切割 线130和132之间，另一个在切割线132和134之间。图lc除了是透视图 外显示与图la与lb相同的特征。切割线130、 132和134现在变成了切割 面，分别显示为130-130、、 132-132、和134-134、。
本发明主题的这个具体的实施例的 一个方面就是，如果采用通常的端 接，该工艺就会有意地制备出被视为有缺陷的或"短路，，的部件。回顾图lb, 可以理解在暴露在切割线130和132上的电极的边缘上应用端接，由于在顶 层128的电极层之间具有间隙，所将制备好的器件。而另一方面，在切割线132和134之间制备的器件的顶层128是连续的。沿着切割线132和134将 端接放置在电极的暴露边缘上将因为顶层128是连续的而导致产品短路。
然而，本技术的该实施例潜在的不好的方法是在至少两层上的补偿。第 一，该"好"的元件(在切割线130和132之间的那些)在该用本主题制备 电容的情形中可以具有更高的电容值。第二，基于采用单一丝网印刷掩模100 制备器件的节省补偿了因短路效应造成的产品损失。在产品完成之后，"好" 和"坏，，的产品的分选可以采用高速电测试容易地进行。
现在参考图2a-2d,依次显示了根据本发明主题的第一示例性实施例的 制备步骤的第二部分。如前文提及的以及参考图2a和2b特别显示的，顶电 极层128可以选择性地提供为多层。这里示例性的显示了三层，但应当清楚 的理解，可以提供更多或更少数目的层。
在印刷了如图2a和2b显示的不同层120-128后，切割的器件采用本领 域技术人员已知的工艺烧制。该烧制得到如图2c显示的器件150。如图2c 所示，可能多个的层128的最顶层在器件150的上表面152上提供电极部分 140和142，而器件150的端部部分154 ^f吏右端终止的电极层120和124的 端部部分以及虚拟小片128暴露在其上，它们典型地显示为电极端部144和 146。可以理解，虽然在图2c中不可见，电极122和U6的类似的电极端部 部分和它们相应的虚拟小片128暴露在器件150的相反端1%上。
在最初的烧制后，端接材料160、 162、 164和166施加到顶层l28的露 出区域140、 142上，并通过端接部分164沿端部部分154分別与每层120、 124剩下的电极端部接触。应当理解端接部分162和164连续覆盖最顶电极 虛拟层128，包括它们的顶部部分142和在器件150的边缘154上露出的电 极部分。还应了解，虽然在器件150的当前视图中不可见，但是在器件l50 的边缘156上也类似地覆盖了露出的电极端部166，这样就使左边的虚拟小 片128和内部电极122和126电气上联系在一起。
最后，应当意识到端接部分160和162将会增加整个部分的厚度，因此 将优选使用例如镀覆、蒸镀、溅射或有机金属还原(organo-metallic reduction ) 的薄膜技术。
参考当前的视图2a、，还部分地给出了一种可选例，以解决在烧制收缩 动力中另外可能产生的差异。更具体地，如果在当前图2a、所示情形中平衡 排列或设计，则已经发现可以获得防止部分可能的翘曲(例如由于烧制收缩动力不同)的附加好处。如所示出的，为这样希望的平衡，如所显示的电极
层128',在相对侧面上重复电才及层128。该可选且相应于图2b、 2c和2d的
理解，这里就不再重复对与该可选的图2a、的所有参考特性具体相关的图。
现在参考图12a-12d,连续给出了根据本发明主题的电子器件的另一个 示例性实施例制备的各个步骤。如从图2a-2d和12a-12d中显示的该技术的 示例性实施例比较可以看到的，该实施例总地在电极排列上互相偏移90度。 图12a-12d中显示的电极取向提供了一个更长的连接边缘，相比参照图2a-2d 的描述而言，为器件提供了相对低的电感、更低的ESR和更强的物理和电 性连接。应当理解，与参考图2a和2b所提及的类似，顶电极虛拟层1228 和它们完全暴露的部分1240和1242可以根据应用和收缩动力的需要在数目 上选#^生地调节。这里只示例性地显示了三层，但应清楚的理解，根据实施 的具体的应用可以选择提供更多或更少数目的层数，所有的这些变化都应视 为^t当前的公开所涵盖。此外，还应理解内部的有源电极1220-1226的数目 可以根据特别的电气或物理上的需要进行变化。
还应了解，由于图12a-12d显示的实施例以与图2a-2d的实施例类似的 方式采用单一掩模制备，所以将同时产生"好"和"坏"的元件，使得只有 那些沿切割线1230、 1232 (就像图2a的示例性实施例中的切割线130、 132) 切割的元件产生"好"的元件。应当理解，这里所使用的术语与"坏"相对 的"好"的元件用于指代那些实现了希望的最终构造或应用的目标元件的构 造部分，而对于称为"坏"的情形不是另外指示或反映任何部分或元件具有 任何本质的缺陷。图2a-2d的实施例中描述的关于高电容和产品节省的优势 在图12a-12d中显示的示例性实施例中同样存在。
在印刷了如图12a和12b显示的不同层1220-1228后，切割的器件采用 本领域技术人员已知的工艺烧制。该烧制工艺得到如图12c显示的器件 1250。如图12c所示，可能多个的层1228的最顶层在器件1250的上表面1252 上提供电极部分1240和1242，而器件1250的侧边部分1254和1256在其上 暴露出所有电极层1220-1228各自的端部部分，它们典型地显示为电极端部 1244和1246。应该理解，虽然在图12c中不可见，但图12c仍然表示类似 的电极端部部分将在器件1250的相反端1256露出。
在最初的烧制后，端接材料1260、 1262和1264正如所示的那样施加到顶层1228的露出区域1240、 1242上，并通过端接部分1264沿侧边部分1254 分别接触每层1220-1226剩下的电极端部和内部虚拟小片1228。应当理解， 端接部分1262和1264连续地覆盖器件1250的最顶层电极层1228的部分 1242和端部1254上暴露的电极部分。还应了解的是，虽然在器件1250的当 前视图中不可见，但是在器件1250的边缘1256上暴露的电极端部上也提供 了类似的覆盖。
一起参考图3a、 3b和3c,出于和本发明主题比较的目的，显示了一种 已知的构造。如图3a中显示的，多个陶f:层300、 310、 312、 314和316的 每个分别提供有单独的电极层320、 322、 324、 326和328。交替的电极层沿 各陶乾层300-316的交替的侧面边缘设置，使得当端接层360、 362 (图3b) 应用到该已知的器件中时，交替的电极层耦合在一起以制造电容。在这种已 有的构造中，电极层通常通过独立的丝网印刷掩模来制备，并且如图3c中 更清楚的显示的那样，该最顶层364和最底层365必需选择为空白陶瓷层以 防止最终产品短路。这种增加额外的层的要求可以在本发明主题中得以避 免，因而有助于减小最终产品的总高度。
当前的图3c示出了该本领域技术人员了解的该已有构造的另一个特征 或方面。具体地，由于在现有技术器件中使用相对厚的端接糊料，该示例的 已有构造的各端接360和362在每个表面上给产品高度增加了 2到3密耳 (mil),导致总高度又增加4到6密耳以及距离板366和其焊盘367再2到 3密耳的间距。该间距由图3c中显示的间隙368表示，这不但对于不必要的 高度，而且对于位置方面都可能产生问题，这样的位置可能另外残留焊料残 余物并导致电气和环境问题。
参考图4a-4d,示出了根据本发明主题的电子器件的第二实施例的制备 中的连续步骤。该本发明主题的第二实施例采用了与在图la和lb中讨论的 该主题的第一实施例中使用的相同的丝网印刷掩模100。和前面的示例性实 施例的不同之处在于进行的掩模偏移的数量和类型。
虽然该本发明主题的第二示例性实施例采用除了掩模偏移的类型和数 目之外在其它方面与第一实施例相同的方式制备，然而这种技术制备出的器 件和第一实施例的器件在两个方面不同。第一，该制备的器件采用多个串联
耦合的电容的形式(在采用本发明主题制备的电容情形中)。第二，不像第 一实施例，由于最顶电极层128、的放置，则从制备出的器件没有短路的观点来看，所有制备出的器件都是"好"的。
参考图4a,可以看到，采用放在中心或中间位置的丝网印刷掩模100 在未示出的介电材料上印刷第一电极层120'。在丝网印刷掩模100相对于层 120'中间位置向左偏移后印刷第二电极层122、。接下来的电极层124'在将丝 网印刷掩模100返回到印刷层120、时使用的相同的中心或中间位置后进行印 刷。在丝网印刷掩模100向左偏移到印刷电极层122、时使用的相同的位置后 制备电极层126、。最后，丝网印刷掩模100重新返回到先前曾在印刷电极层 120、和124、时使用的相同的中心或中间位置后，电极层128、被印刷。和本发 明主题的第一实施例一样，应当注意，实际提供的电极层数可以比这里示例 性示出的更多或更少。
进一步参考图4a和4b，可以看到，当以类似于第一示例性实施例中采 用的方式沿着切割线430、 432和434对不同层120、-128、进行切割以制备单 独的器件时，基于顶层128、的位置设置，从没有器件短路的观点看来，所有 的单个器件都是"好"的。
印刷了在如图4a和4b显示的不同层120、-128、后，切割的器件采用本领 域技术人员已知的工艺烧制。该烧制工艺得到如图4c显示的器件450。如图 4c所示，可能多个的层128、的最顶层(和图2a和2b的排布类似)在器件 450的上表面452上提供电极部分440和442,而器件450的端部部分454 在其上暴露出所有电极层120、-128、的端部部分，它们分别地描述为电极端部 444和446。同样应该理解，器件450的端部部分456也类似地具有在图4c 中不可见的暴露的电极部分。
在最初的烧制后，端4^材料460、 462和464施加到顶层U8、的露出的 部分440、 442上，并通过端接部分464沿端部部分454与每层120'-126、剩 下的电极端部接触。应当理解，端接部分462和464连续地覆盖了最顶电极 层128'的部分442和在器件450的端部454上暴露的电极部分。还应理解， 虽然在器件450的当前视图中被隐藏了 ，但是在器件450的边缘456上暴露 的电极端部上也提供了类似的覆盖。
同样，应当意识到，端接部分460和462将增加总体部分的厚度，因此 优选采用如镀覆、蒸镀、溅射或有机金属还原这样的薄膜技术。
现在参考图5a-5h，将讨论本发明主题的第三实施例。该本发明主题的 第三实施例也采用由多个相同的印刷开口 510、 512和514定义的单一丝网印刷掩模500，其中的某些部分同样用阴影显示以更清楚地表明那些部分对 应于电极层。和先前在第二示例性实施例中描述的方式类似，该第三实施例
将掩模500放置于仅仅两个特定位置之一来制备所需的器件。在这个情形中， 制备出的器件和在第 一和第二示例性实施例中描述的器件相比具有不同的 电气和物理性质，正如将参考图5f和5h阐述的那样，可以得到穿心电容器 和Pi滤波结构。
如图5a所示，在电极层520和524表示的第一横向位置上，掩模500 的放置来使得在沿切割线530、 532切割所得到的印刷体时，掩模区域510 和512各自的中央交叉部件516和518在基本上中心的位置被切割。在第二 横向位置上，正如电极层522和526所显示的，电极层的放置来使得切割线 530、 532才艮本不与该电才及层相交，而实际上在切割线和定义电^l的区域端部 之间留出了小的间隙。正如观察图5a所看到的和与先前图4b中讨论的类似 的那样，切割过程的延伸将得到都是"好"的器件，即，没有器件会像第一 实施例的情况那样在最终产品中短路。
通过注意到在层522和526中电极层540的中央交叉部件542与层522 中相应的电极部分并没有被切割，可以观察到由图5a显示的本发明主题的 该实施例的第二个特征。当将不同的层层叠在一起时，该未切割的交叉部件 将成为相对于最终器件的接地面连接的一部分，这一点将在下文中描述。
现在参考图5b和5c,交叉部件542的接地面连接特性可以更清楚地看 出。图5b和5c分别是根据本发明主题的这个示例性实施例制备的器件502 的组装层的倾斜的俯视图和仰视图。在这两个图中可以看到，电极层540的 交叉部件542的端部出现在部分组装的器件502的侧面边缘552处。可以理 解，虽然在本图中不可见，类似的交叉部件端部元件将沿器件502的侧面边 缘562出现。
在印刷了如图5a显示的不同的层520-528后，正如前面描述过的那样， 切割的器件采用本领域技术人员已知的工艺烧制。该烧制工艺得到如图5b 和5c显示的器件502。如图5b所示，最顶电极层在器件502的上表面560 上4是供电极部分544和546,同时器件502的端部部分554、 556在其上暴露 电极层520和524的端部部分。
在最初的烧制后，端接材料563、 564、 566、 567、 568和570 (图5e ) 施加到上表面560露出的电极区域544、 546上，并通过端接部分568沿端部部分554、 556及侧边部分552、 562与每层520、 524剩下的电极端部接 触，还通过端接部分570与底部部分558接触。应当理解，端接部分563和 564分别连续覆盖了最顶电极部分546、 544以及在器件502的边缘554、 556 上暴露的电极部分。还应了解，虽然在当前视图中隐藏了，但是器件502的 边缘556上暴露的电极端部上也提供了类似的覆盖。
在观察了图5e后，可以理解该端接工序最好要精确。为了这个目的， 可以使用在美国专利6,972,942 (Ritter等人)中描述的自确定端接工序。
在上面描述的施加端接材料之后，器件502可以用图5f的电学上的等 价电路图表示。正如这里显示的，器件502可以表示为一对具有共用接地电 极590的电容，该共用接地电极590典型的与对应于图5e中描述的端接材 料568和570的接地端586连接。类似的，第一电容才及板592图示为与对应 于端接材料564和566的端接582连接，第二电容极板594图示为与对应于 端接材料563和567的端接584连接。
关于本发明主题的该实施例，可以利用如图5g和5h显示的器件503形 成Pi滤波器。现在参考图5g，所示出的器件503基本上可以和图5f (参考 器件502)中给出的等价图对应，除了增加电阻材料片580以桥接每个电极 端接材料层563和564的端部之外。增加该电阻材料片580就将图5d-5f的 器件转变为如图5h所显示的Pi滤波器，其中电阻580、对应于由增加的电阻 材料片580形成的电阻。
现在参考图6a-6h，将讨论本发明主题的第四实施例。该本发明主题的 第四实施例也采用由多个相同的印刷开口 610、 612定义的单一丝网印刷掩 模600，其中的某些部分同样用阴影显示以更清楚的表明那些区域对应于电 极层。以类似于先前在第二示例性实施例中描述的方式，该第四实施例将掩 模600放置于仅仅两个特定位置之一来制备所需的器件。然而，该实施例中 的两个掩模位置和前面描述的实施例稍有不同在于，该两个掩模位置通过掩 模同时在横向和竖向上平移得到。
在这个情形中，制备出的器件与在第一和第二示例性实施例中描述的器 件相比具有不同的电气和物理性质在于，不但同第三示例性实施例一样可以 得到穿心电容和Pi滤波结构，如将参考图6f和6h所阐述的，而且同时还得 到了额外的导电元件，且为最终形式的器件提供额外有利的结构特性。
如图6a所示，在由电极层620和624给出的第一位置上，掩模600放置来使得在沿切割线630、 632切割时，掩模区域610的中央交叉部件部分 618在基本上中心的位置被切割。在正如电极层622、 626和628所显示的第 二位置上，由掩模区域610定义的电极层放置来使得切割线630、 632根本 不与该交叉部件部分618相交，而实际上在切割线和定义电极的^l奄模区域的 端部之间留出小的间隙。
另一方面，切割线630、632确实切割了相邻放置的掩模位置的部分618, -使得由切割线630、 634和636确定的电4^部分将在层622、 626和628上得 到导电部分，其在电极层622、 626和628的每个端部提供一个不和主电极 部分连接的小的导电区域649。该导电区域649有助于给后面将施加于器件 的端接材料提供锚定点(anchoringpoint)。以类似的方式，切割线632、 636 和638在电极层620和624中制备了 "T"形电极部分644 (图6b )，其中当 不同的电极层层叠在一起时，电极644的"T"形部分的顶部将和前述的导 电区域649除如下文将更完整的描述的那样为交替的电极层提供连接点之 外，还一起作为端接材料的锚定点。
进一步参考图6a，将注意到当沿切割线636、 638切割时，层620和624 将得到具有"T"形电极644、 646的电极层，"T"形的顶部在将分别成为器 件602的端部部分654、 656上(图6b)。重要的是，除了这些"T"形电极 644、 646之外，还制备了设置在中心设置的导电部分648,它与其他层的端 部部分642 (图6b)及导电部分640 (图6c) —起有助于提供完整地环绕所 完成器件的中央部分的接地带。
正如观察图6a所看到的和与先前图4b和5b中讨论的类似的方式，切 割过程的延伸将得到全都是"好，，的器件，即，没有器件会像第一实施例的 情况那样在最终产品中短路。
现在参考图6b和6c，交叉部件642,导电部分648和导电层640的接 地面连接特性可以更清楚地看到。图6b和6c分别是^4居本发明主题的该示 例性实施例制备的器件602的组装层的倾斜的俯视图和仰视图。在这两个图 中可以看到，电极层640的交叉部件642的端部出现在部分组装的器件602 的侧面边缘652处。可以理解，虽然在本图中不可见，但是类似的交叉部件 边缘元件将沿器件602的侧面边缘662出现。
在印刷了如图6a显示的不同层620-628后，正如前面讨论的那样，切割 的器件和层叠的层采用本领域技术人员已知的工艺烧制。该烧制工艺得到如图6b和6c显示的器件602。如图6b所示，最顶电极层在器件602的上表面 660上提供电极部分644和646,而器件602的端部部分654、 656在其上暴 露电极层620和624的端部部分。
在最初的烧制后，端接材料662、 663、 664、 666、 668和670 (图6e) 施加到上表面660露出的电极区域644、 646上，并通过端接部分668沿端 部部分654、 656及侧边部分652、 662与每层620、 624剩下的电才及端部才姿 触，并且通过端接部分670与底部部分640接触。应当理解，端接部分662 和666分别连续覆盖了最顶电极部分644、 646和在器件602的端部654、 656 暴露的电极部分。还应了解，虽然在当前视图中隐藏了，但是器件602的端 部656上暴露的电极端部上也提供了类似的覆盖。
在施加了刚描述的端接材料之后，器件602可以用图6f的电气上的等 价电路图表示。正如这里显示的，器件602可以表示为一对具有共用接地电 极690的电容，该共用接地电极690典型地与电气上对应于图6e中描述的 端接材料668和670的接地端686连接。以类似的方式，第一电容极板692 显示为与电气上对应于端接材料663和666的端接682连接，第二电容极板 694显示为与电气上对应于端接材料662和664的端接684连接。
进一步考虑本发明主题的该实施例，可以使用如图6g和6h显示的器件 603形成Pi滤波器。现在参考图6g,所示出的器件603基本上与图6f (参 考器件602)给出的等价图对应，除了增加了桥接每个电极端接材料层662 和663的端部的电阻材料片680和绝缘层688外。电阻材料680与电极端接 层662、 663电连接，然而绝缘层688防止电阻材料680与下面的覆盖导电 区域648和端部部分642的端接材料668接触。增加该电阻材料片680将图 6d-6f的器件转变为如图6h显示的Pi滤波器，其中电阻68(T对应于由增加 的电阻材料片680所形成的电阻。
现在参考图7a-7h，将讨论本发明主题的第五实施例。该本发明主题的 第五实施例也采用了由多个相同的印刷开口 710、 712定义的单一丝网印刷 掩模700，其中的某些部分同样用阴影显示以更清楚的表明那些区域对应于 电极层。以和先前在第四示例性实施例中描述的类似方式，该第五实施例将 掩模700放置于仅仅两个特定位置之一来制备所需的器件。该实施例中的该 两个掩模位置和前面描述的实施例中类似，通过掩模同时在横向和竖向上平 移得到这两个掩模位置。在该情形中，和第四实施例制备的器件一样，制备出的器件与在第一和 第二示例性实施例中描述的器件相比具有不同的电气和物理性质。采用本发 明主题的该实施例不但可以得到将参考图7f和7h阐述的穿心电容和Pi滤波 器结构，而且同时还得到了额外的导电元件，且为最终形式的器件提供额外 有利的结构特性。
如图7a所示，在由电极层720和724表示的第一位置上，掩模700放 置来使得在沿切割线730、 732切割时，掩模部分710的中央交叉部件部分 718在基本上中心的位置被切割。在如电极层722、 726和728所显示的第二 位置上，由掩模部分710定义的电极层放置来使得切割线730、 732根本不 与该交叉部件部分718相交，而实际上在切割线和定义电极的掩模区域的端 部之间留出了小的间隙。
另 一方面，切割线730、 732确实切割了相邻放置的掩模位置的部分718， 使得由切割线730、 734和736确定的电极部分将在层722、 726和728上得 到导电部分，其在电极层722、 726和728的每个端部提供成对的不和主电 极部分连接的小的导电区域749a、 74%。正如下文将更完整描述的那样，导 电区域749a、 749b有助于为后面将施加于器件的端接材料提供锚定点。
以类似的方式，切割线730、 736、 734、、 738和736、在电极层720和724 中制备了 "T"形的电极部分744 (图7b)，其中当不同的电极层层叠在一起 时，电极744的"T"形部分的顶部将和前述的导电区域749a、 749b—起除 了如下文将更完整的描述的那样为交替的电极层提供连接点之外，还作为端 接材料的锚定点。
进一步参考图7a，将注意到当沿切割线730、 732、 736、 734、、 738和 736、切割时，层720和724将得到成对的具有"T"形电极744、 746的电极 层，"T，，形的顶部在将分别成为器件702的端部部分754、 756 (图7b)处。 重要的是，除了这些"T，，形电极744、 746之外，制备了成对的中心设置的 导电部分748a、 748b，它们与其他层的端部部分742 (图7b )及导电部分
正如察看图7a所看到的和与先前图4b和5b中讨论的类似方式，切割 过程的延伸将得到都是"好，，的器件，即，没有器件会像第一实施例的情况 那样在最终产品中短路。
现在参考图7b和7c,交叉部件742、导电部分748a、 748b和导电层740的接地面连接特性可以更清楚地看到。图7b和7c分别是根据本发明主题的 该示例性实施例制备的器件702的组装层的倾斜的俯视图和仰视图。在这两 个图中可以看到，电极层740的交叉部件742的端部出现在部分组装的器件 702的侧面边缘752处。可以理解，虽然在本图中不可见，但是边缘元件将 类似于交叉部件沿器件702的侧面边缘762出现。
在印刷了如图7a显示的不同的层720-728后，正如前面讨论的那样，切 割的器件和层叠的层采用本领域技术人员已知的工艺烧制。该烧制工艺得到 如图7b和7c显示的器件702。如图7b所示，最顶电极层在器件702的上表 面760上4是供电极部分744和746，而器件702的端部部分754、 756在其上 暴露电极层720和724的端部部分。
图7d和7e分别以部分侧面透视图示出了器件702的顶部和底部。在最 初的烧制后，端接材料762、 763、 764、 766、 768和770 (图7e )施加到上 表面760露出的电4及部分744、 746上，并通过端4妻部分768沿端部部分754、 756及侧边部分752、 762与每层720、 724剩下的电极端部接触，并且通过 端接部分770与底部部分740接触。应当理解，端接部分762和766分别连 续地覆盖最顶电极部分744、 746和在器件702的端部754、 756上暴露的电 极部分。还应了解，虽然在当前视图中隐藏了，但是器件702的边缘756上 暴露的电极端部上也提供了类似的覆盖。
在施加了刚描述的端接材料之后，器件702可以用图7f的电气上的等 价电路图表示。正如这里显示的，器件702可以表示为成对的具有共用接地 电极7卯的电容，该共用接地电极790典型地与电气上对应于图7e中描述 的端接材料768和770的接地端786连接。以类似的方式，第一电容极板792 显示为与电气上对应于端接材料763和766的端接782连接，第二电容极板 794显示为与电气上对应于端4妄材料762和764的端接784连接。
进一步考虑本发明主题的该实施例，可以使用如图7g和？h显示的器件 703形成Pi滤波器。现在参考图7g，器件703基本上与图7f(参考器件702 ) 给出的等价图对应，除了增加桥接在每个电极端接材料层762和的端部 的电阻材料片780之外。电阻材料片780与电极端接层762、 763电连接， 而由于在器件702的上表面760上的导电层748a和748b之间具有开口位置， 所以不需要像前面用到的层688 (图6g)那样的绝缘层。增加该电阻材料片 780将图7d-7f的器件转变为如图7h显示的Pi滤波器，其中电阻7S0、对应于由增加的电阻材料片780所形成的电阻。
现在参考图8，示出了根据本发明主题制备的器件800的另一个示例性 实施例，其具有端部端接810。器件800可以像图la和lb中描述的那样制 备，优选如图2a-2d描述的那样制备，除了在顶部和底部表面增加一绝缘层 从而可以制备端部端接810而无需图2d中的160、 162的顶部端接之外。应 当理解，在器件800的端部812上也提供与端接层810类似的端接层。
图9a-9c描述了根据本发明主题的电子器件900的另 一个示例性实施例， 其具有"T"电极和虚拟小片来辅助端接连接。如图9a所示，器件900具有 大体上"T"形的电极910和大体上"U"形的导电部分920。如图9b所示 提供多个这种电极层，其中这些层每一个都从其邻接层颠倒。在如图9c所 示的施加端接材料时，在端部部分920、 922 (端接材料在该视图中隐藏)和 侧边930的部分924、 926上覆盖上端接材料。该"U"形导电部分920夹在 "T，，形电极910之间，作为端接材料的锚定点。本领域技术人员应当理解， 器件900的侧边932上提供有导电部分(在图9c中不可见)，类似地在侧边 930上提供有在图9c中可见的部分924、 926。
图9d显示了用于制备图9a-9c中显示的示例性器件900的电极层的单一 丝网图案。正如先前描述过和解释过的丝网图案，描述的丝网图案主题以阴 影化的选择区域942、 944图示，如前所述，以更清楚地表明最终器件中电 极部分的位置。
对于丝网图案940,将注意到在层950中切割图案962以虚线显示，而 类似的切割图案964显示在层952中。那些虚线轮廓之间的间隙表示用锯将 各个部分分开时将移除的切口 。从现有的公开和先前在本发明主题的实施例 中描述和讨论过的，本领域技术人员可以明显获知，单一印刷丝网940在不 同层之间从一侧到另一侧偏移来制备图9d中显示的图案。而且，与在图9b 中显示的电极图案对比观察切割图案962、 964揭示了这样的切割图案为交 替的器件层提供了图示的"T"形和"U"形图案。
图1 Oa-1 Oc显示了根据本发明主题的电子器件的另 一个示例性实施例， 其通过90度对称提供了改进的安装能力。如图10a所示，器件1000在该器 件1000的上部1002上提供了端接材料1010、 1012。器件1000的上部1002 上的端接材料1012可以连续地连接到器件1000的侧边1016上的侧边端接 材料1014上。以类似的方式，端接材料提供在器件1000的侧边1018上，其虽然在图10a中不可见，但连续地连接到器件1000的顶部1002上的端接 材料1010上。正如从器件1000的双向对称所看到的，注意力需要仅放在以 一 90°旋转的安装上，从而确保端接材料与相应的电路板上的适当位置的迹 线材料对准。
图10b还显示了根据本发明主题制备的另一个器件1020并且对应于可 以被任意旋转90。放置的器件。器件1020与图10a中显示的类似，除了端 接材料1030、 1032、 1034和1036沿器件1020的所有四条单边设置于器件 1020的上表面1021上之外。此外，器件1020的侧边1022上的端接材料1044 和端接材料1032连续耦合，而器件1020的侧边1025上的端接材料1046和 器件1020的上部1021上的端接材料1036连续耦合。应当了解，虽然在图 10b中不可见，在器件1020的侧边1023、 1024上也提供有与在器件1020 的侧边1022、 1025上的端接材料1044、 1046分别类似的侧边接触端接材料。
现在参考图10c，提供了根据本发明主题制备的另一个器件1060,其具 有图10b中显示的器件1020的许多内在特征。第一个类似的特征在于器件 1060也可以用和图10b中的器件1020类似的方式以任何90度方向安装。器 件1060和1020的主要差别可以通过两幅图(图10b和10c)的比较容易看 出。例如，可以注意到，在器件1060的上部1062上没有提供端接材料。同 时，在器件1060的所有四个单个边1070、 1072、 1074和1076上更广泛地 提供端接材料，而非如图10b中的器件1020那样，虽然只有侧边1070上的 端接材料1062和侧边1072上的1064在图10c中可见。
现在参考图ll，它示出了为制备图10c中显示的示例性实施例的电极层 所采用的单一丝网图案1100。该丝网图案IIOO在某些方面与图9d中的类似， 其中除了在横向上互补之外，层1170中印刷的电极图案和层1172中的那些 相同。再次以和图9d中类似的方式，依照切割图案1162、 1164来制备电极 构造，该电极构造当层叠时在每层上提供包括两个小片部分1152、 1154和 两个分离的导电部分1156、 1158的主电极部分1150,这些部分以类似于器 件900的"U"形部分920 (图9b)的方式，沿最终器件的侧边部分为端接 材料提供锚定点。
还将注意到小片部分1152和分离的导电部分1158直接相对，而小片部 分1154与单独的导电部分1156直接相对。除了相位相差90度之外，在层 1170中具有这样相同的排布使得当层叠多层1170和1172以制备器件1060时，不管器件的方向如何，在每一层中都出现交替的小片和分离的导电部分。
这就使得器件1160可以任意偏转90度设置在电路板上。实际上，器件1060
甚至可以完全颠倒设置而仍然为相关的电路板通路提供正确的导电通路。
现在参考图13a-13e,它示出了本发明主题的另 一个示例性实施例。该 实施例的内部电极堆积与图2a显示的类似，除了在此情形中使所有的电极 图案为相同的以使所有这些电极都是有源电极之外。在图13a中，电极 1320-1327依次被印刷和层叠，其中奇数号电极向左侧边缘1330延伸，偶数 号电极向右侧边缘1332延伸，如图所示。图13b中也在剖面上描述了类似 的电极排列。
在层叠和叠压之后，部件1350在至少两边上以一个角度切割，如图13c 的部分透视图所示。现在倾斜切割的边缘1354暴露出偶数号内部电极的边 缘，电极1320在顶表面1352上。类似的，倾斜切割的边缘1356现在露出 奇数号电极，电极1327在底表面上。
对部件1350进行烧制，然后采用常见的技术端接，使得电极端接表面 1362连接偶数号电极，而端接表面1360连接奇数号电极，具有适于键合的 端接表面。
可以通过参考图13e对该示例的结构有一个更为完全的理解，图13e示 出了沿图13d中显示的截线13-13切割的剖面图。电极端接表面1360、 显示为与内部电极连接，并在边缘或顶部和/或底部提供对电路的多个连接点。
当前的图14a-14e还示出了另一个根据本发明主题的示例性实施例。本 领域技术人员将了解，根据本公开制备的部件通常可以作为和多个单元同时 制备的更大的图案中的一部分。在图14a中显示了按照本发明主题的这个示 例性实施例的阵列的不同层。层1428对应于覆盖层并且包括"虛拟小片" 层，而层1420-1425对应于有源电极。"虛拟小片"是提供来辅助端接工艺 的小片，通常对应于为细铜端接(FTC)工艺提供附加的成核点。放在外部 表面时，它们还提供键合焊盘。该电极层的竖向表示在图14b中显示，其相 应的采用和图14a中对应的附图标记。
图14c描述了三个部分1450A、 1450B和1450C的示例阵列。本领域技 术人员知道在制备中经常可以有更多的部件( 一般甚至是几千)制备在一起。 在图14c中显示的对应于面1452上的虚拟小片1428的覆盖层的部分位于六个位置(虽然为描述清楚起见只代表性的指出了一个位置)。阵列的底部表 面(未示出)优选具有类似的图案，因此当前的描述也代表了该主题。代表
性的电极1420、 1422和1424在同样的边缘表面1454上暴露。
经常，按照该主题，该阵列优选沿切割线(例如在示例性的图14c中示 出的代表性的切割线2-2和3-3)进行切割。然而，同样根据该主题，有时 为得到一个给定的阵列实施方式，使多个单元在一起，正如在示例性的图14d 中表示的那样，其中一部分被单独分开(singuiated)(即，分离)为1450A， 而4吏示例性的部件1450B和1450C连续地形成二元阵列。-〖午多实际的应用 中，更常见的实践是在阵列中具有更多的元件，最常见的是四个，但本公开 并不限于任何这样的特定数目，根据当前的主题，可以提供有更多或可选地 更少的元寸牛。
在根据特定的目的或实施例把可能上千个部件(可能是同时或共同广泛 地制备的)分离成单独的部件或不同数目的多个部件阵列后，各个部件可以 使用合适的镀覆工艺来进行端接连接从而制备最终部件。图14e显示了代表 性的最终部件，其中端接1460和1462与电性连续端部部分1464允许电接触。
图15a-15f还示出了另一个本发明主题的示例性实施例。在某些情形中， 优选为部件提供圓形或球形的安装构造而非先前描述的小片构造。对于这样 的示例性的可选构造，图15a给出了示例性的电极布局，其中覆盖图案例如 被提供为由元件1529表示的圓形图案。内部电极层和前面描述和讨论的实 施例类似，并采用相似的标号，1520、 1522和1524是右侧的电极，而1521、 1523和1525是左侧的电极。图15b给出了当前的示例可选实施例的剖面图， 其具有和图15a中显示的相同的附图标记。在层叠、叠压和切割后，该元件 在图15c中以透视图显示，使得该示例性的圆形电极1529出现在顶表面1552 上。虽然只显示了两个球形特征，但是可以理解，如果使用了球形选项，经 常至少需要三个，有时需要更多的球来保证安装过程的物理稳定性，和减少 连接的电阻和电感。然而，例如，假设该产品只是引线键合焊垫， 一般两个 就够了 。
在还是生片(也即未烧制的)的时候，在圓形电极的中部钻孔或冲孔得 到过孔1580和1582 (参看图15d、 15e)，并在其中填充与电极印刷媒质类 似的导电材料。图15e给出了沿图15d中显示的切割线4-4切割的剖面图。然后烧制、镀覆该部件以在1588和1589上提供可焊接或可引线键合的接触 表面，从而得到完成的部件， 一般是15卯。可选地，在该位置上还可以附着 焊球。在某些情形或实施方式中，需要的或优选的安装方法使得端接是五边的 (five-sided)以适合当前技术的MLC电容的需要。在这种情形中，可以采 用如图16a所示的根据本技术的电极设计。在布局两端的虚拟电极1628a、 1628b将成为最终电容的顶部和底部焊盘。根据本公开，五边的电容由在部 件中和虚拟电极1628a和1628b之间层叠大体上T形图案1620、 1621 、 1622、 1623、 1624和1625来定义。偶数号的内部电极图案1620、 1622和1624排 在右侧1632，而奇数号的内部电极图案1621、 1623和1625排在左侧1630。 图16b详细地显示了该示例性内部电极，强调了小片1626和1627。图16c 以竖向形式表示了该当前的示例性特征的组装层叠，其采用和图16a相同的 附图标记。当各层层叠、叠压和切割后，就得到了图16d显示的结构，其中偶数号 电极1620、 1622和1624在前表面1654露出，奇数号电极在后表面1656露 出(在图中不可见但以其他方式表示了 )。虚拟电极1628a也类似地沿前边 缘1654对齐，并部分地在顶表面或底表面上延伸从而和侧边小片(通常是 1626)相符。以类似的方式，后面的虚拟小片1628b与侧边上的奇数号电极 的露出小片1627对齐。当在端接区域被镀覆后，就制备出了图16e所示的示例结构，它可以使 用本领域已知的回流技术对部件进行表面安装，从而不需进一步讨论。按照 本发明主题的该示例性布置中的全体端接表面包括顶部上的166h、底部上 的1662b、左前侧的1663a、右前侧的1663b和前端的1664,其在完成的结 构的后表面也具有类似的结构。图17a-17e分别描述了本发明主题的另一个实施例。该示出的实施例具 有可以有利地减小电感的特征。可以提供极性相反的小片以消除寄生电感效 应来获得减小的电感。更具体的如图17c所示，电极1720、 1721每个可以 分别提供有小片1742、 1742、和1743、 1743、，这样当多个交替层1720-1725 如图17a和17b那样层叠时，制备出极性相反的小片。更具体地，图17a显示了一个电极层叠序列，其中虛拟电极1728具有 可以允许巻绕的端接的表面特征。如图17c详细描述的那样，示例性的当前电极设计了在组装层叠时具有交错的极性，以至于电极1720、 1722和1724 与层1721、 1723和1725交错着。附图标记1730和1732表示和前述类似的示例的切割线，例如，图la 中的130、 132。在此情形中，电极图案不与切割线交叉。因而，电极不在侧 边露出。图17b示出了通过小片的剖面图。奇数号的电极1721、 1723和1725出 现在图的左边，而偶数号1720、 1722、 1724出现在图的右边。电极1720-1725 对应于有源电极并提供重叠的有源区域。表面虚拟小片1728对电容的有源 区域没有贡献，而是用于端接的目的，这在下文中将进一步讨论。图17c示出了示例的有效电极1720和1721的放大的细节。每个这种电 极1720、 1721都分别包括小片1742、 1742、和1743、 1743'。这样的电极对 代表了同样制备的奇数和偶数电极组。在已经层叠了足够的和/或需要数目的交替电极层后，基本上完成的低电 感电容(通常是1750)就制成了，如图17d所示。电极1720-1725的小片现 在同时出现在指示的前表面1752和后表面1762上。通过这些小片，电极 1720-1725在顶表面和底表面形成与表面虚拟小片1728的界面。本领域技术 人员应当清楚的理解和领会，在根据本发明主题制备的特定的电容中可以提 供比当前显示的示例的六个有源电极层更多的数目。通常，电极层的数目以 百计或更多，并可以用给出的方式选择性的进行层叠或联合直到获得想要的 电容值。在用本领域技术人员熟知的手段和/或技术对层叠的和/或联合的层进行 烧制后，对该部件的中间产品进行端接处理，从而获得图17e显示的通常是 1790的部件。端接1768和1769在连续的表面中连接电极小片和表面虚拟层， 物理和电气上地将端接和内部电极联合在一起。可以理解，虽然本视图中并 不能直接看出，但图17e在该部件的后侧也描述了可以按照本发明主题存在 的类似的结构。图18a-18h显示了本发明主题的另一个实施例，该示例的实施例设置来 制备低电感电容。在本示例性实施例中，不提供外部小片或露出的电极，而示出了示例性电极堆叠或联合的平面的和剖面图，其中电极1820、 1822和 1824作为一极，而电极1821、 1823和1825作为相反的一极。代表性的切割线1830和1832和电极图案的边缘隔开设置(正如前面的示例性实施例那样) 这样就没有露出的电极或小片产生。图18c、 18d和18e分别详细描述了可用于完成类似目的的不同电极设 计。分别在图18c、 18d和18e中显示的电极1820、 1820、和1820、'是第一极 性电极，而1821、1821、和1821、、显示为第二极性电极。第一电极组中在1881、 1881、和1881、、以及第二电极组中在1882、 1882、和1882、、分别描述的每个电极。在图18e示例示出的结构的情形中，设计一个"禁止，，(keep-out)区域 1883,在该区域中禁止导电电极材料，从而最终器件不会短路。图18b给出了该示例性实施例的剖面图，其中多个电极被适当地层叠或 组装。应当领会，和前面的实施例一样，没有小片延伸到切割线1830和1832。 电极组1820-1825分别显示为它们将在通过器件中间的横截面中出现，示出 了以实现显示的小片状的区域，重叠区域以虚线表示。图18f给出了组装后的器件1850的透视图。该产品这样的点，钻孔或 穿透该器件得到过孔1880、 1882。在过孔1880、 1882中填充类似制备内部 电极的金属糊料。除了填充的过孔，顶表面1852和边缘1856没有特征。图18g给出了沿图18f的切割线18g-18g切割的剖面图，还分别显示了 过孔1880、 1882与内部电极1820-1825的关系。烧制后，器件1890如图18h所示。可以在通孔表面上装有焊球1888、 1889来帮助接下来的电连接。某些应用中，需要或优选低电感电容。图19a到19c分別显示了在许多 情形中有用的低电感电容，其使用交叉电极来获得低电感，总体上如美国专 利5,880,925 (Dupr6等人)和6，243，253Bl ( Dupr 6等人)描述的那样。图19a示出了两种用于该情形的交错电极1920和1921。这样的电极开 始印刷在没有烧制的陶瓷上，然后和多个层层叠，这与示例性的图19b中描 述的类似。图19b描述了这样几乎完成而没有端接的示例性器件19卯的大 体上顶部和侧边的透视图。图19c示出了沿图19b中显示的切割线19c-19c 切割的示例器件1990的剖面图。不同的电极极性用不同深浅的线表示。图19d给出了一种在某些方面类似但其他方面更先进的结构。和Ritter 等人的美国专利7,152,291中描述的结构类似，虚拟小片1926和1926、为无 电镀铜端接提供支撑和成核点。电极1922和1923在某些方面和图19a中的电极1920和1921类似，除了它们提供有端部小片1925和1925、之外。正如 Dupr6等人在美国专利5,880,925中描述的，这些小片的作用是减少电感和 电阻，为制备过程中的测试提供便利。和前述的方式在某些方面类似，图案化的电极层如图19e中显示的那样 竖直地层叠起来以提供器件1991。图19f给出了图19e的主题沿切割线 19f-19f切割的剖面图。同样，不同极性的电极1922和1923用不同深浅的线 表示，示出了小片1926和1926'沿着端部为接下来的端接冲是供锚定点。虽然这种设计对其特定的目的是有用的，但是最近发现其在某些情形中 具有潜在的缺陷。在相对大数量的并联电极和它们相应的并联电阻组合以提 供极低电阻的情况下可能会发生这种缺陷。某些情形中，在使用的最终电路 中已经发现一些不希望的效果，包括阻抗不匹配和"环(ringing)"的现象。正如图19g显示的(表现了示例性器件19卯和1991的某些方面)，电 极小片结构和电极本身提供了一定电阻。典型值可以是约1欧姆。如图19g 所示，这样的电阻1966显示为和第一极性电极1920相关，电阻(电阻器) 1967和第二极性相关(其施加在电极1921中标记)。在典型的电容中，具有很多层(有时上百个)。为了简单和叙述方便， 接下来考虑具有一组并联的6个电极-电阻对的情形。对于本示例进一步而 言，每个电容的总电阻认为是1欧姆，每个电容的电容值为1纳法拉 (nano-farad )。采用本领域技术人员熟知的分析工具，图19g的构造中的电 容将叠加，例如总共为六纳法拉。该电阻通过大家都熟知的倒数法则组合， 其总电阻为0.166欧姆，或166毫欧。这是在图19g中的示例性构造的端接 1987和1988上测量的电阻。可以领会，对于具有上百层的电容，电阻值可 以很小，例如小到只有几个毫欧姆。美国专利7,054,136 (Ritter等人)给出了 一种控制这些参数的方法。美 国专利申请公开2006/0152886 ( Togashi等人)中公开的主题试图通过使用 过孔来控制这些参数，但是它们制备昂贵，并且会导致其他电气问题，例如 容易短路，有源电^l部分减少。图20a到20d给出了在实施中有效控制这些参数的改进的器件和方法。 不是只采用两个电极的构造，当前图20a到20d主题的示例性实施例使用了 四个。如图20a中所示，第一组两个电冲及2022和2023和图19a中显示的现 有技术器件中的电极1922和1923在某些方面类似。然而，在这两个电极后还增加了具有当前示例性电极2042和2043的设计的多层。这些电极只有一 个连接通向外界，即通过端部小片2025或2025、。示例的虚拟小片2026和 2026、有九个，且按照定义它们没有和电极体连接。该图案如图20b所示层叠，其剖面图如图20c所示。该示例性实施例的 另一个特征是交错电极小片2029仅与底部的两个电极表面连接。由于电感 主要由相对于电路板最接近的平面决定，该器件2091仍然是一个低电感电 容。电极层叠(包括电极设计2042和2043 )的其它部分并联在一起，但分 别和电极2022与2023的端部串联。该示例性实施例的不同的优点将考虑参考图20d的大致等价电路示出。 例如，假定电阻值和电容值和前面情形中示例性值一样，与电极2023联系 的电阻2066、和与电极层2022联系的电阻(电阻器)2067、并联。否则，电 极2042和2043以及它们的电阻2066和2067的大部分各自互相并联，因而 2042-2043对组合的净参数为4纳法拉的电容和0.25欧姆的电阻。2022-2023 对组合的参数为2纳法拉和0.5欧姆。由于电容值仍然是叠加的，所以全体 器件2091的总电容为6纳法拉，但是由于它们是串联的，两部分的净电阻 值是0.5欧姆加上0.25欧姆(即750毫欧)。与前面器件的166毫欧姆比较， 就可以了解这样制备出的器件的优势。本领域技术人员将从本公开中领会两点。第一，随着2042-2043对组合 的数量变得非常大，这种结构的净电阻值和图19a-19c中的现有技术结构相 比的差别也变大。第二点是，本^^开的器件可以为安装的目的制成对称的， 只要在叠层的上部端部设置类似的一对电极2022和2023，这只导致相对小 的电阻值牺牲，尤其对于很多层时。虽然已经参照具体实施例详细地公开了本发明主题，但是可以领会本领 域技术人员在理解前面的内容的情形下，可以容易的得到本实施例的改变， 变化和等同特征。因此，本公开的范围用于示例而非限定的目的，本公开并 不排除那些对本领域技术人员显而易见的对本发明主题的调整、变化和/或增 加。
权利要求
1、一种制备多层电子器件的方法，包括提供至少两层支持材料；提供单一的丝网印刷掩模；将所述掩模置于所述至少两层支持材料的第一层上；通过所述掩模将第一导电图案印刷在所述第一层支持材料上；将所述掩模置于所述至少两层支持材料的第二层上；在所述第二层支持材料上印刷第二导电图案；和组合所述第一层和第二层支持材料来制备具有上表面、下表面、前边缘和后边缘的邻接的印刷层。
2、 根据权利要求1所述方法，其中，在从所述掩模设置在所述第一层 支持材料的位置偏离的位置上，将所述掩模放置在所述第二层支持材料上， 使得所述组合步骤在支持材料的相邻层上制备互补的电极层。
3、 如权利要求1所述方法，其中提供至少两层支持层的步骤包括提供 至少两个介电层，至少两个电阻层或至少两个可变电阻层中的一种。
4、 如权利要求l所述方法，还包括修调组合的第 一层和第二层的横向端部部分以暴露出选择的导电图案；和将端接材料至少施加到修调的横向端部部分。
5、 如权利要求4所述方法，其中施加端接材料的步骤包括将端接材料 施加到在组合的第一层和第二层的至少上表面或下表面上露出的选择的电 极的至少一部分上。
6、 如权利要求5所述方法，还包括 在施加端接材料之前烧制组合的第 一层和第二层。
7、 如权利要求l所述方法，还包括 将所述掩模置于第三层支持材料上； 在所述第三层支持材料上印刷第三导电图案；和 组合所述第三层和所述第 一层与第二层支持材料；其中，在所述第二层支持材料上的相同位置，所述掩才莫放置在所述第三 层支持材料上，且其中，在组合所述第三层和所述第一层和第二层时，在临近上表面或下 表面的支持材料的相邻层上制备多个相同的电极层。
8、 如权利要求l所述方法，还包括 将所述掩模置于第三层支持材料上；通过所述掩模在所述第三层支持材料上印刷第三导电图案； 将所述掩模置于第四层支持材料上； 在所述第四层支持材料上印刷第四导电图案； 将所述掩模置于第五层支持材料上； 在所述第五层支持材料上印刷第五导电图案；将所述第三、第四、第五层依次组合到所述第一层和第二层支持材料上 以得到具有上表面和下表面的印刷层的组合；以及修调所述组合的层的第 一和第二横向端部部分以暴露选择的导电图案；其中，在从所述掩模置于所述第一、第三和第五层支持材料上的位置偏 离的位置，将所述掩模置于所述第二和第四层支持材料上；和其中在修调所述组合的层时，导电电极部至少在选择的层和选择的横向 端部部分暴露。
9、 一种采用单一的丝网印刷掩模制备多层电子器件的方法，包括 在支持材料的多个交替层中的交替位置上放置共用的掩模； 在所述支持材料的多个交替层上丝网印刷电极材料； 层叠多个交替层，从而在所述交替层中制备互补电极结构。
10、 如权利要求9所述方法，还包括从由介电材料，电阻材料和可变电阻材料构成的组中选择所述支持材料。
11、 如权利要求9所述方法，还包括修调层叠的第一层和第二层的横向端部部分以露出选择的导电图案；和 将端接材料至少施加到修调的横向端部部分。
12、 如权利要求11所述方法，其中施加端接材料的步骤包括将端接材 料施加到在层叠的第一层和第二层的至少上表面或下表面上露出的选择的 电极的至少一部分上。
13、 如权利要求11所述方法，还包括在施加端接材料之前烧制层叠的 第一层和第二层。
14、 如权利要求11所述方法，其中所述共用掩模放置在所述支持材料 的所述多个交替层的交替位置上，使得通过施加所述端接材料制备多个并联 的电子器件。
15、 如权利要求11所述方法，其中所述共用掩模放置在所述支持材料 的所述多个交替层的交替位置上，使得通过施加所述端接材料制备多个串联 的电子器件。
16、 如权利要求9所述方法，还包括为所述共用掩模提供中央交叉部件部分，使得将所述共用掩模放置在所 述支持材料的所述多个交替层的交替位置上的所述步骤制备最顶层上的中 央间隙和最底层中的中央小片，从而制备具有共用电极的成对的电子器件。
17、 如权利要求16所述方法，其中所述支持材料包括选择的介电材料， 使得所述成对的电子器件形成穿心电容。
18、 如权利要求16所述方法，还包括 选择介电材料作为所述支持材料；和提供桥接所述中央间隙的电阻层，使得所述成对的电子器件形成Pi滤 波器。
19、 如权利要求16所述方法，还包括修调层叠的第一层和第二层的横向端部和中央部分以露出选择的导电 图案；和对露出的选择的导电图案上施加端接材料，使得为每个交替层提供T形 的电极部分和U形的虚拟小片部分。
20、 如权利要求ll所述方法，其中 所述修调包括以 一角度对横向端部部分进行修调；所述施加包括将所述端接材料施加到所述器件的第 一修调横向端部部 分和上表面上，以及分离地施加到所述器件的第二修调横向端部部分和下表 面上。
21、 如权利要求9所述方法，还包括提供覆盖图案电极层作为层叠的多个交替层的最顶层和最底层，每个覆 盖图案层具有至少两个分离的导电部分。
22、 如权利要求21所述方法，还包括修调层叠的第 一、第二和覆盖层的横向端部部分以露出选择的导电图案；和将端接材料至少施加到修调的横向端部部分和覆盖图案层，使得单独的 最顶上和最底下的导电区域在所述器件内电耦合到交替的层叠层上。
23、 如权利要求21所述方法，还包括提供从最顶层到最底层延伸通过两个分离的部分中每个的至少两个过 孑L; 和用导电材料填充所述至少两个过孔，使得单独的最顶上和最底下的导电 区域在所述器件中与交替的层叠层电耦合。
24、 如权利要求23所述方法，还包括对选择的所述覆盖图案电极层通 过导电材料进行镀覆、蒸镀、溅射或有机金属还原，从而提供可粘合的接触 表面。
25、 如权利要求23所述方法，其中 所述覆盖图案电极层提供为圓形图案；和其中所述方法还包括将焊球粘附到所述覆盖图案电极。
26、 如权利要求23所述方法，还包括将所述共用掩模提供为大体上L 形区域、大体上U形区域或方形区域。
27、 如权利要求26所述方法，还包括修调层叠的第一、第二和覆盖层 的侧面部分，使得没有导电图案被露出。
28、 如权利要求9所述方法，还包括提供所述共用掩模的至少两个相对端部，具有分别沿所述层叠的多个交 替层的前部和后部延伸的相对延伸小片部分；提供覆盖图案电极层作为在所述层叠的多个交替层上的最顶层和最底 层，每个覆盖图案层具有至少两个分离的导电部分；修调层叠的第一、第二和覆盖层的横向端部部分，使得没有导电图案被 露出；修调层叠的多个交替层和覆盖层的前部和后部，以露出所述相对延伸小 片部分以及覆盖图案电极层的选择部分；和将端接材料涂覆到露出的小片部分和导电图案电极层。
29、 一种多层电子器件，包括 至少两层支持材料；第一导电图案，印刷在所述第一层支持材料上；第二导电图案，印刷在所述第二层支持材料上，所述第一层和第二层支 持材料组合以制备具有上表面、下表面、前边缘和后边缘的邻接的印刷互补 电极层，并且所述组合的第一层和第二层的横向端部部分被修调从而露出选择的导电图案；和端接材料，至少施加到修调的横向端部部分。
30、 如权利要求29所述多层电子器件，其中所述器件具有小于IO密耳 的小尺寸，且其中所述端接材料小于1密耳。
31、 如权利要求29所述多层电子器件，其中所述端接材料用镀覆、溅 射或蒸镀到所述修调后的横向端部部分上，或是通过有机金属还原而位于其上。
32、 如权利要求29所述多层电子器件，其中所述器件小于IO密耳厚， 并且具有在小于五个侧面上的端接覆盖。
33、 如权利要求29所述多层电子器件，其中所述至少两个支持层包括 至少两个介电层、至少两个电阻层或至少两个可变电阻层之一。
34、 如权利要求29所述多层电子器件，还包括端接材料，其涂覆在组 合的第一层和第二层的至少上表面或下表面上露出的选择的电极的至少一 部分上。
35、 如权利要求29所述多层电子器件，还包括 第三层支持材料；第三导电图案，印刷在所述第三层支持材料上，所述第一、第二和第三 层支持材料组合，以在临近所述上或下表面的支持材料的相邻层上制备多个 相同的电极层。
36、 如权利要求29所述多层电子器件，还包括 第三层支持材料；第三导电图案，印刷在所述第三层支持材料上； 第四层支持材料；第四导电图案，印刷在所述第四层支持材料上； 第五层支持材料；第五导电图案，印刷在所述第五层支持材料上，所述第一、第二、第三、 第四和第五层支持材料组合以制备具有上表面和下表面的印刷层组合，所述 组合层的横向端部部分被修调从而在选择的层和选择的横向端部部分上露出选择的导电图案。
37、 如权利要求29所述多层电子器件，其中所述支持材料包括选自由 介电材料，电阻材料和可变电阻材料构成的组的材料。
38、 如权利要求29所述多层电子器件，还包括在所述支持材料的多个 层的最顶层上形成的中央间隙和最底层上形成的中央小片部分，从而制备具 有公共电极的成对的电子器件。
39、 如权利要求38所述多层电子器件，其中所述支持材料包括选择的 介电材料，使得所述成对的电子器件形成穿心电容。
40、 如权利要求38所述多层电子器件，还包括桥接所述中央间隙的电 阻层，使得所述成对的电子器件形成Pi滤波器。
41、 如权利要求29所述多层电子器件，还包括端接材料，所述端接材 料被施加到所述组合的第 一层和第二层的中央部分上以露出选择的导电图 案，所述端接材料为所述器件提供了 T形电极部分和U形虚拟小片部分。
42、 一种低电感可控等价串联电阻多层电容，包括 包括交错电极的至少第一对电极，所述交错电极在相对端具有各自的端部小片，以降低电感和电阻，并为制备过程中的测试提供方便，并且各自的侧边小片与其他的交错电极的小片交错；至少第二对电极，在相对端具有各自的端部小片；和 相邻但不电连接到所述电极而形成的虚拟小片，为无电镀铜端接提供支才寺和成核点。
43、 如权利要求42所述的低电感可控等价串联电阻多层电容，其中所 述第 一对电极的所述各自交错的侧边小片只电连接到底部的两个电极表面。
44、 如权利要求43所述的低电感可控等价串联电阻多层电容，还包括 第二组的所述第一对电极，设置于所述多层器件的上端部，以制备便于安装 的对称器件。
45、 如权利要求43所述的低电感可控等价串联电阻多层电容，还包括 在层叠的图案中的额外的第二对电极以及端接材料，施加所述端接材料来创 建所述第二对电极的并联连接和所述第一对电极各自的相对端部的串联连 4矣的电^各。
46、 如权利要求45所述的低电感可控等价串联电阻多层电容，其中所 述端接材料包括镀覆、溅射或蒸镀所述端接材料到所述修调过的横向端部部分，或通过有机金属还原设于其上。
47、 如权利要求45所述的低电感可控等价串联电阻多层电容，其中所 述端接材料包括无电镀铜端接。
48、 一种低电感可控等价串联电阻多层电容，包括 包括交错电极的至少第一对电极，所述交错电极在相对端具有各自的端部小片，以降低电感和电阻，并为制备过程中的测试提供方便，并且各自的 侧边小片与其他的交错电极的小片交错；至少第二对电^L,在相对端具有各自的端部小片；和端接材料选择性地互连所述电极。
49、 如权利要求48所述的低电感可控等价串联电阻多层电容，其中所 述第一对电极的所述各自交错的侧边小片只电连接到底部的两个电极表面。
50、 如权利要求49所述的低电感可控等价串联电阻多层电容，还包括 第二组的所述第一对电极，设置于所述多层器件的上端部，以制备便于安装 的对称器件。
51、 如权利要求49所述的低电感可控等价串联电阻多层电容，还包括 在层叠的图案中的额外的第二对电极，并且其中施加所述端接材料来创建所 述第二对电极的并联连接和所述第一对电极各自的相对端部的串联连接的 电路。
52、 如权利要求51所述的低电感可控等价串联电阻多层电容，其中所 述端接材料包括镀覆、溅射或蒸镀所述端接材料到所述修调过的横向端部部 分，或通过有机金属还原设于其上。
53、 如权利要求51所述的低电感可控等价串联电阻多层电容，还包括 相邻但不电连接到所述电极而形成的虛拟小片，从而为无电镀铜端接提供支 持和成核点，其中所述端接材料包括无电镀铜端接。
全文摘要
本发明公开了一种多层电子器件及其制备方法、低电感可控ESR多层电容。该制备多层电子器件的方法包括提供至少两层支持材料；提供单一的丝网印刷掩模；将掩模置于至少两层支持材料的第一层上；通过掩模将第一导电图案印刷在第一层支持材料上；将掩模置于至少两层支持材料的第二层上；在第二层支持材料上印刷第二导电图案；和组合第一层和第二层支持材料来制备具有上表面、下表面、前边缘和后边缘的邻接的印刷层。
文档编号H01G4/005GK101303935SQ200810142838
公开日2008年11月12日 申请日期2008年1月7日 优先权日2007年1月5日
发明者安德鲁·P·里特, 玛丽安娜·贝罗丽妮, 约翰·L·高尔瓦格尼 申请人:阿维科斯公司