像素结构的制造方法

专利名称：像素结构的制造方法
技术领域：
本发明涉及一种像素结构的制造方法，尤其涉及一种形成具有配向狭缝 的像素结构的制造方法。
背景技术：
一般来说，液晶显示面板中的像素结构的制造方法，较常见的是五道光 掩模工艺。第一道光掩模工艺是用来定义第一金属层的图案，以形成扫描线 以及有源元件的栅极等结构。第二道光掩模工艺是定义出有源元件的沟道层 以及欧姆接触层，其中沟道层以及欧姆接触层可合称为半导体层。第三道光 掩模工艺是用来定义第二金属层的图案，以形成数据线以及有源元件的源极 /漏极等图案。第四道光掩模工艺是用来图案化第二金属层上方的介电层。第 五道光掩模工艺是用来图案化电极材料层，以形成像素电极。
此外，消费者不仅追求大尺寸的液晶显示面板，还追求广视角的显示效 果。目前，常见的广视角技术为多域垂直配向式液晶显示面板，其利用配向 狭缝(Slit)的配置以令不同区域内的液晶分子朝不同方向倾倒，而达到广视 角的效果。其中，利用上述的第五道光掩模工艺来图案化电极材料层，便能 形成具有配向狭缝的像素电极。
然而，在工艺中所使用的光掩模成本较高，而使光掩模数目成为影响工 艺的制作成本的主要原因之一。此外，随着液晶显示面板朝大尺寸制作的发 展趋势，而促使光掩模的尺寸随之增大，进而提高光掩模的成本。因此，各 家厂商都致力于研发减少光掩模数目的可能技术。

发明内容
本发明提供一种像素结构的制造方法，其可使用较少光掩模以形成具有 配向狭缝的像素结构。
为具体描述本发明的内容，在此提出一种像素结构的制造方法，其方法
包括首先，在基板上形成有源元件。其次，在基板上依序形成第一介电层、 第二介电层以及第三介电层并覆盖有源元件，其中第一介电层与第三介电层 的蚀刻速率低于第二介电层的蚀刻速率。接着，在第三、第二与第一介电层 中形成接触窗开口，其暴露出有源元件的一部分。之后，图案化第三介电层 以及第二介电层，以形成多个堆叠结构。然后，形成电极材料层，以覆盖堆 叠结构与第一介电层并填入接触窗开口，其中位于堆叠结构上的电极材料层 与位于第一介电层上的电极材料层为分离开来。而后，移除堆叠结构，并同 时剥除位于堆叠结构上的电极材料层，以定义出像素电极且同时在像素电极 中形成至少一配向狭缝。
在本发明的一实施例中，堆叠结构的第三介电层的宽度大于其第二介电 层的宽度。
在本发明的一实施例中，形成接触窗开口以及图案化第三介电层与第二 介电层的方法包括首先，在第三介电层上形成图案化光致抗蚀剂层，且此 图案化光致抗蚀剂层具有一较薄部分以及一较厚部分。其次，以图案化光致 抗蚀剂层作为掩模，并在第三、第二与第一介电层中形成接触窗开口。之后， 移除图案化光致抗蚀剂层的较薄部分，而保留较厚部分。然后，以图案化光 致抗蚀剂层的较厚部分作为掩模，移除被暴露出的第三介电层以及第二介电 层，以形成堆叠结构。而后，移除图案化光致抗蚀剂层。
在本发明的一实施例中，形成图案化光致抗蚀剂层的方法包括利用半调 式光掩模或灰阶光掩模。
在本发明的一实施例中，第一介电层与第三介电层的密度高于第二介电 层的密度。在一实施例中，第一介电层以及第三介电层的材料与第二介电层 的材料相同。
在本发明的一实施例中，第一介电层以及第三介电层的材料不同于第二 介电层的材料。
在本发明的一实施例中，移除堆叠结构的方法包括使用蚀刻气体来移除。
在本发明的一实施例中，移除堆叠结构的方法包括使用具有二氧化碳气 体、液体及固体三相的移除程序来移除。
在本发明的一实施例中，第一、第二以及第三介电层的材料包括以硅为
主的材料(silicon based material)。在一实施例中，移除堆叠结构的方法包 括使用氢氟酸蚀刻气体来移除。
本发明的像素结构的制造方法，可借由蚀刻速率不等的第一介电层、第 二介电层与第三介电层来定义出每一像素结构的像素电极以及配向狭缝。此 外，像素结构中的接触窗开口与像素电极是在同一道光掩模工艺中形成，所 以本发明的像素结构的制造方法可减少工艺中所需的光掩模数目。
为让本发明的上述特征和优点能更明显易懂，下文特举优选实施例，并 配合所附附图，作详细说明如下。
图1到图9示出本发明的一实施例的像素结构的制造流程剖面示意图。
100:基板 200:有源元件
200G:栅极
200C:半导体层 200D:漏极 200S:源极 202C:沟道层 204C:欧姆接触层
300:电极图案
400:图案化光致抗蚀剂层
400k:较厚部分
400n:较薄部分
400k':较厚部分
500:堆叠结构
600:电极材料层
600p:像素电极
700:像素结构
GI:栅极绝缘层


HI:开口
H2:接触窗开口
M:灰阶光掩模、半调式光掩模
M10Q:透光区
Mo:非透光区 Mx:半透光区 PV1:第一介电层 PV2:第二介电层 PV3:第三介电层 S:配向狭缝 ti、 t2:厚度
具体实施例方式
图1到图9示出本发明的一实施例的像素结构的制造流程剖面示意图。 为方便说明，图1到图9仅示出一个像素结构的局部剖面作代表说明。请先 参照图1，首先，在基板100上形成有源元件200。在一优选实施例中，形 成有源元件200的方法例如是利用两道光掩模工艺来完成。举例来说，首先 在基板100上形成第一金属层(未示出)，其中基板100的材料例如是玻璃、 石英或塑胶等透光的材料。之后再将第一金属层图案化，以形成有源元件200 的栅极200G。其中，第一金属层例如是借由溅镀(sputtering)、蒸镀 (evaporation)或是其他薄膜沉积技术所形成，而第一金属层的图案化例如 是借由一道光掩模工艺来进行。此外，若欲进一步在像素结构中设置储存电 容，则可在形成栅极200G的同时，选择性地在像素结构内的基板IOO上形 成电极图案300，其中电极图案300可作为储存电容的下电极。
接着，便可在基板100上形成有源元件200的半导体层200C、源极200S 以及漏极200D。详细而言，首先在基板100上依序形成栅极绝缘层GI、半 导体层(未示出)以及第二金属层(未示出)，其中栅极绝缘层GI、半导体 层与第二金属层例如是全面性覆盖基板100。栅极绝缘层GI的材料例如是氮 化硅、氧化硅、氮氧化硅或其前述材料的叠层等介电材料，而形成栅极绝缘 层GI的方法例如是借由化学气相沉积法(chemical vapor deposition, CVD)
或其他合适的薄膜沉积技术。
另一方面，本实施例的半导体层包括沟道材料层(未示出)以及位于沟 道材料层上方的欧姆接触材料层(未示出)。沟道材料层以及欧姆接触材料 层的材料例如分别是非晶硅以及N型重掺杂的非晶硅，而其形成方法例如是 化学气相沉积法。
接下来，图案化半导体层与第二金属层。在本实施例中，半导体层与第 二金属层的图案化例如是利用具有不同光穿透率区域的半调式光掩模或灰 阶光掩模来进行一道光掩模工艺，其中半调式光掩模或灰阶光掩模包括穿透
率为100%的透光区、穿透率为0%的非透光区以及半透光区。借由半调式光 掩模或灰阶光掩模的工艺步骤，便可定义出有源元件200的半导体层200C (包含沟道层202C以及欧姆接触层204C)、源极200S以及漏极200D。为 了避免位于沟道层202C上方的欧姆接触层204C造成源极200S与漏极200D 之间形成短路而影响有源元件200的电性，因此在形成源极200S以及漏极 200D时，还移除源极200S以及漏极200D所暴露的欧姆接触层204C。上述 至此，本实施例的有源元件200已大致制作完成。
传统上，像素结构的制造方法会以两道光掩模工艺来形成有源元件的半 导体层、源极以及漏极，而本实施例的半导体层200C、源极200S以及漏极 200D可以整合于同一道光掩模工艺中，以进一步省略一道光掩模工艺，而 本发明对于有源元件200的工艺，也可以因需求及其他考虑而使用或搭配其 他的做法，例如搭配激光剥离(laser ablation process)工艺或是剥离工艺(lift off process)来更进一步节省光掩模，但并不仅限于此；另外有源元件200的结构， 除了本实施例的底栅极结构(bottomgate)外，也可为顶栅极结构(top gate),且 有源元件200的结构并不仅限于此。
其次，请参照图2，在基板100上依序形成第一介电层PV1、第二介电 层PV2以及第三介电层PV3，其中第一、第二与第三介电层PV1、 PV2与 PV3覆盖有源元件200。较特别的是，在本实施例中，第一介电层PV1与第 三介电层PV3的蚀刻速率低于第二介电层PV2的蚀刻速率，其中第一介电 层PV1的材料、第二介电层PV2的材料与第三介电层PV3的材料例如为相 同的材料，且例如均是以硅为主的材料(silicon based material)。此外，本 实施例是以第一介电层PV1与第三介电层PV3的密度高于第二介电层PV2的密度的方式，来达到第一与第三介电层PV1与PV3的蚀刻速率低于第二
介电层PV2的蚀刻速率的效果。然而，在其他实施例中，也可采取第一与第 三介电层PV1与PV3的材料不同于第二介电层PV2的材料的方式来达到第 一与第三介电层PV1与PV3的蚀刻速率低于第二介电层PV2的蚀刻速率的 效果。
然后，请参照图3 ，在第三介电层PV3上形成一图案化光致抗蚀剂层400， 且图案化光致抗蚀剂层400具有一较厚部分400k以及一较薄部分400n，其 中较厚部分400k的厚度tlQ在本实施例中，图案化光致抗蚀剂层400例如是 正型(positive)光致抗蚀剂，而形成图案化光致抗蚀剂层400的方法例如是 先以旋转涂布法(spin coating)、喷嘴/旋转涂布法(slit/spin coating)或非 旋转涂布法(spin-less coating)将具有感光特性的材料层涂布于第三介电层 PV1上。接着，利用具有不同光穿透率区域的半调式光掩模M (Half-Tone Mask, HTM)或灰阶光掩模M (Gray-Level Mask)以对此感光材料层进行曝 光后，再进行显影、硬烤等程序。其中，半调式光掩模M或灰阶光掩模M 包括对应于开口 HI且光穿透率为100。/。的透光区M咖、对应于较厚部分400k 且光穿透率为0%的非透光区M。以及对应于较薄部分400n的半透光区Mx。
承上述，再利用图案化光致抗蚀剂层400作为掩模来进行蚀刻工艺，以 移除开口 HI所对应的第三介电层PV3、第二介电层PV2与第一介电层PVl ， 其中蚀刻工艺可以是干式蚀刻工艺、湿式蚀刻工艺或二者搭配使用。如此， 如图4所示，本实施例便可在第三介电层PV3、第二介电层PV2与第一介电 层PVl中形成一接触窗开口 H2，其中接触窗开口 H2暴露出有源元件200 的一部分，而此部分用为有源元件200的漏极200D。在本实施例中，接触 窗开口 H2的形成可使漏极200D与后续工艺步骤中的像素电极电性连接。
接下来，縮减图案化光致抗蚀剂层400的厚度直到图案化光致抗蚀剂层 400的较薄部分400n被移除，并保留较厚部分400k'，如图5所示。在本实 施例中，縮减图案化光致抗蚀剂层400的厚度的方法例如是利用氧等离子体 进行灰化(Ashing)工艺。然而，较厚部分400k的厚度h会在灰化工艺的 过程中随之变薄而形成厚度为t2的较厚部分400k'，因此厚度12会小于厚度 tp其中厚度t,请参考图4。
之后，借由剩余的图案化光致抗蚀剂层400作为掩模以图案化第三介电
层PV3以及第二介电层PV2。具体而言，如图6所示，利用图案化光致抗蚀 剂层400的较厚部分400k'作为掩模来进行蚀刻工艺，以移除被暴露出的第 三介电层PV3以及第二介电层PV2，并形成堆叠结构500。在本实施例中， 由于第三介电层PV3的蚀刻速率低于第二介电层PV2的蚀刻速率，因此， 第二、第三介电层PV2、 PV3两者在相同时间内，第三介电层PV3被蚀刻掉 的部分会少于第二介电层PV2被蚀刻掉的部分。如此，第三介电层PV3的 宽度便会大于第二介电层PV2的宽度。此外，由于第一介电层PV1的蚀刻 速率低于第二介电层PV2的蚀刻速率，所以在进行蚀刻工艺中，可控制工艺 参数以移除未被图案化光致抗蚀剂层400所遮蔽的第二与第三介电层PV2与 PV3，而保留第一介电层PV1。
由上述可知，第三介电层PV3的蚀刻速率低于第二介电层PV2的蚀刻 速率有助于形成第三介电层PV3的宽度大于第二介电层PV2的宽度的堆叠 结构500，而第三介电层PV3的蚀刻速率低于第一介电层PV1的蚀刻速率则 可在移除第三、第二介电层PV3、 PV2的工艺步骤中保留第一介电层PV1。
而后，再移除图案化光致抗蚀剂层400，也就是移除其剩余的较厚部分 400k，，如图7所示。然后，请参照图8，在基板100上形成电极材料层600， 以覆盖堆叠结构500与第一介电层PV1 ，且电极材料层600会填入接触窗开 口 H2。其中，形成电极材料层600的方法例如是借由溅镀来形成铟锡氧化 物(ITO)层或铟锌氧化物(IZO)层。由图8可知，在本实施例中，借由堆 叠结构500的设置，可使位于堆叠结构500上的电极材料层600与位于第一 介电层PV1上的电极材料层600分离开来。换言之，堆叠结构500的设计犹 如在对电极材料层600进行图案化。此外，在本实施例中，电极材料层600 与电极图案300夹设栅极绝缘层GI与第一介电层PV1可构成一种金属层/ 介电层/铟锡氧化层(Metal-Insulator-ITO，MII)结构形态的储存电容。然而， 本发明并不限定储存电容的结构形态，举例来说，储存电容也可以呈现金属 层/介电层/金属层(Metal-Insulator-Metal，MIM)结构形态。
而后，移除堆叠结构500，并同时剥除位于堆叠结构500上的电极材料 层600，如图9所示。在本实施例中，移除堆叠结构500的方法例如是使用 蚀刻气体来移除。举例来说，对材料以硅为主的第一介电层PV1、第二介电 层PV2与第三介电层PV3而言，本实施例可利用氢氟酸(HF)蚀刻气体来
移除堆叠结构500。然而，在其他实施例中，也可以使用具有二氧化碳气体、
液体及固体三相的移除程序来移除堆叠结构500，其中前述的二氧化碳气体、 液体及固体三相共存的状态是指具备气态的穿透能力、固态的撞击力以及液 态的溶解能力。所以，在移除堆叠结构500之后，便可定义出一像素电极600p， 并同时在像素电极600p中形成配向狭缝S (图9仅示出一个狭缝为例)。就 液晶显示面板而言，配向狭缝S适于使其附近的液晶分子朝特定方向倾倒， 而多个配向狭缝S的设置则可令不同区域内的液晶分子朝不同方向倾倒，进 而达到广视角的效果。在此需要说明的是，配向狭缝S的数量应视实际产品 的需求而定，本发明并无限制。上述至此，本实施例的像素结构700已大致 制作完成。
传统上，像素结构的制造方法其需以两道光掩模工艺才能分别形成介电 层的接触窗开口与像素电极。然而，本实施例是利用一道光掩模工艺并搭配 不同蚀刻速率的第一、第二、第三介电层PV1、 PV2、 PV3来一并形成第一 介电层PV1的接触窗开口 H2与具有至少一配向狭缝S的像素电极600p，其 中具有配向狭缝S的像素结构700有助于提升液晶显示面板的视角。因此， 本实施例有助于减少工艺中所需的光掩模数目。在一优选实施例中，当有源 元件200的形成是以两道光掩模工艺来完成制作时，像素结构700的形成便 可仅由三道光掩模工艺来完成制作。
本发明的像素结构的制造方法，可借由蚀刻速率不等的第一介电层、第 二介电层与第三介电层来定义出像素结构的像素电极以及配向狭缝。如此， 利用本发明的像素结构的制造方法所形成的像素结构可应用于广视角液晶 显示面板。此外，像素结构中的接触窗开口与像素电极会在同一道光掩模工 艺中形成，所以本发明的像素结构的制造方法还有助于减少工艺中所需的光 掩模数目。
虽然本发明已以优选实施例揭露如上，然其并非用以限定本发明，任何 本领域普通技术人员，在不脱离本发明的精神和范围内，当可作出改动与修 改，因此本发明的保护范围当视所附的权利要求书所界定的范围为准。
权利要求
1.一种像素结构的制造方法，包括在一基板上形成一有源元件；在该基板上依序形成一第一介电层、一第二介电层以及一第三介电层，覆盖该有源元件，其中该第一介电层与该第三介电层的蚀刻速率低于该第二介电层的蚀刻速率；在该第三、第二与第一介电层中形成一接触窗开口，其暴露出该有源元件的一部分；图案化该第三介电层以及该第二介电层，以形成多个堆叠结构；形成一电极材料层，覆盖所述多个堆叠结构以及该第一介电层，并且填入该接触窗开口，其中位于所述多个堆叠结构上的该电极材料层与位于该第一介电层上的该电极材料层分离开来；以及移除所述多个堆叠结构，并同时剥除位于所述多个堆叠结构上的该电极材料层，以定义出一像素电极且同时在该像素电极中形成至少一配向狭缝。
2. 如权利要求1所述的像素结构的制造方法，其中所述多个堆叠结构的 第三介电层的宽度大于其第二介电层的宽度。
3. 如权利要求1所述的像素结构的制造方法，其中形成该接触窗开口以 及图案化该第三介电层以及该第二介电层的方法包括在该第三介电层上形成一图案化光致抗蚀剂层，其具有一较薄部分以及 一较厚部分；以该图案化光致抗蚀剂层作为掩模，在该第三、第二与第一介电层中形 成该接触窗开口；移除该图案化光致抗蚀剂层的该较薄部分，而保留该较厚部分；以该图案化光致抗蚀剂层的该较厚部分作为掩模，移除被暴露出的该第 三介电层以及该第二介电层，而形成所述多个堆叠结构；以及移除该图案化光致抗蚀剂层。
4. 如权利要求3所述的像素结构的制造方法，其中形成该图案化光致抗 蚀剂层的方法包括利用一半调式光掩模或一灰阶光掩模。
5. 如权利要求1所述的像素结构的制造方法，其中该第一介电层与该第 三介电层的密度高于该第二介电层的密度。
6. 如权利要求5所述的像素结构的制造方法，其中该第一介电层与该第 三介电层的材料与该第二介电层的材料相同。
7. 如权利要求1所述的像素结构的制造方法，其中该第一介电层与该第 三介电层的材料不同于该第二介电层的材料。
8. 如权利要求1所述的像素结构的制造方法，其中移除所述多个堆叠结 构的方法包括使用蚀刻气体来移除。
9. 如权利要求1所述的像素结构的制造方法，其中移除所述多个堆叠结 构的方法包括使用具有二氧化碳气体、液体及固体三相的移除程序来移除。
10. 如权利要求1所述的像素结构的制造方法，其中该第一、第二以及第 三介电层的材料包括以硅为主的材料。
11. 如权利要求10所述的像素结构的制造方法，其中移除所述多个堆叠 结构的方法包括使用氢氟酸蚀刻气体来移除。
全文摘要
本发明公开了一种像素结构的制造方法，包括在已形成有源元件的基板上形成第一、第二与第三介电层。第一与第三介电层的蚀刻速率低于第二介电层的蚀刻速率。在第三、第二与第一介电层中形成接触窗开口，其暴露出有源元件的部分。图案化第三与第二介电层，以形成多个堆叠结构。形成电极材料层并填入接触窗开口，且位于堆叠结构上的电极材料层与位于第一介电层上的电极材料层为分离开来。移除堆叠结构并同时剥除位于堆叠结构上的电极材料层，以定义出像素电极且同时在像素电极中形成至少一配向狭缝。本发明可减少工艺中所需的光掩模数目。
文档编号H01L21/84GK101369558SQ20081016941
公开日2009年2月18日 申请日期2008年10月16日 优先权日2008年10月16日
发明者廖金阅, 杨智钧, 萧祥志 申请人:友达光电股份有限公司