专利名称：栅极绝缘双接面晶体管静电放电防护元件的制作方法
技术领域：
本发明是有关于一种静电放电防护装置，特别是有关于一种栅极绝缘双接面晶体 管(IGBT)静电放电防护元件。
背景技术：
传统高电压静电放电(Electrostatic Discharge,简称ESD)防护元件包括 横向扩散金属氧化物半功率晶体管(LDMOS Power Transistor)、金属氧化物半晶体管 (MOSFET)、硅控整流器(SCR)、双载子晶体管(BJT) 、二极管(Diode)和场氧化晶体管(Field Oxide Device, F0D)。在高压静电放电防护上由于其过高的触发电压(trigger voltage) 和过低的持有电压(holding voltage)，不是造成内部电路先损坏就是造成闩锁效应 (latch-up)发生，所以要加上额外的驱动电路或是通过调变布局参数(layout parameter) 去使触发电压降低和使持有电压超过元件的工作电压(operation voltage)，如此才可作 为高压静电放电防护元件。 在传统的超高压元件(ultra-HV device)中，往往利用绝缘层上有硅(SOI)基底 及其相关的工艺，隔离个别的元件，以减少因高压操作造成元件间的寄生效应。而利用绝缘 层上有硅(SOI)基底及其相关的工艺对ESD元件的散热造成不利的影B向，因此业界亟需有 效地处理ESD元件的散热问题。尤其是，在超高压元件的工艺中，阱(well)的控散浓度均偏 低，使得相对的阻抗也就偏高，不利于ESD元件的更均匀一致的启动(uniform turn-on)。
发明内容
有鉴于此，为了克服上述背景技术的缺点，因而利用栅极绝缘双接面晶体管 (IGBT)元件作为静电放电防护元件，并改良IGBT元件的漏极区域的布局，使其能够更均匀 一致的启动，以提升ESD的保护效能。 本发明的一实施例提供一种栅极绝缘双接面晶体管(IGBT)静电放电防护元件包 括一半导体基底；一图案化的隔离区设置于该半导体基底上，定义一第一主动区及一第 二主动区；一高压N-型阱于该半导体基底的该第一主动区中；一P-型体掺杂区于该半导 体基底的该第二主动区中，其中该高压N-型阱和该P-型体掺杂区相隔一特定距离，露出该 半导体基底；一P-型浓掺杂漏极区设置于该高压N-型阱中；一对相邻的一N-型和一P-型 浓掺杂源极区设置于该P-型体掺杂区中；以及一栅极结构于该半导体基底上，其一端与该 N-型浓掺杂源极区相接，其另一端延伸至该图案化的隔离区上。 本发明另一实施例提供一种栅极绝缘双接面晶体管(IGBT)静电放电防护元件 包括一半导体基底；一高压N-型阱于该半导体基底中；一图案化的隔离区设置于该高压 N-型阱上，定义一第一主动区及一第二主动区；一 N-型双扩散区设置于该高压N-型阱的 该第一主动区中；一 P-型浓掺杂漏极区设置于该N-型双扩散区中；一 P-型体掺杂区于该 高压N-型阱的该第二主动区中，其中该N-型双扩散区和该P-型体掺杂区相隔一特定距 离，露出该高压N-型阱；一对相邻的一 N-型和一 P-型浓掺杂源极区设置于该P-型体掺杂区中；以及一栅极结构于该高压N-型阱上，其一端与该N-型浓掺杂源极区相接，其另一端 延伸至该图案化的隔离区上。 本发明又一实施例提供一种栅极绝缘双接面晶体管(IGBT)静电放电防护元件 包括一半导体基底；一高压N-型阱于该半导体基底中；一图案化的隔离区设置于该高压 N-型阱上，定义一第一主动区及一第二主动区；一 P-型双扩散区设置于该高压N-型阱的 该第一主动区中；一P-型浓掺杂漏极区设置于该P-型双扩散区中；一P-型体掺杂区于该 高压N-型阱的该第二主动区中，其中该P-型双扩散区和该P-型体掺杂区相隔一特定距 离，露出该高压N-型阱；一对相邻的一 N-型和一 P-型浓掺杂源极区设置于该P-型体掺杂 区中；以及一栅极结构于该高压N-型阱上，其一端与该N-型浓掺杂源极区相接，其另一端 延伸至该图案化的隔离区上。 本发明又一实施例提供一种栅极绝缘双接面晶体管(IGBT)静电放电防护元件包 括一半导体基底；一高压P-型阱于该半导体基底中；一高压N_型阱于该半导体基底中； 一图案化的隔离区设置于该半导体基底上，定义一第一主动区于该高压N-型阱及一第二 主动区和一第三主动区于该高压P-型阱；一 P-型浓掺杂漏极区设置于该第一主动区中； 一 N-型浓掺杂源极区设置于该第二主动区中，且一 P-型浓掺杂源极区设置于该第三主动 区中；以及一栅极结构于该高压P-型阱上，其一端与该N-型浓掺杂源极区相接，其另一端 延伸至该图案化的隔离区上。 本发明再一实施例提供一种栅极绝缘双接面晶体管(IGBT)静电放电防护元件包 括一半导体基底；一图案化的隔离区设置于该半导体基底上，定义一第一主动区及一第 二主动区；一栅极结构设置于该半导体基底的该第一主动区上；一N-型双扩散区位于该栅 极结构的一侧，且设置该半导体基底的该第一主动区中；一N-型阱设置于该N-型双扩散区 中，其底部延伸至该半导体基底；一P-型浓掺杂漏极区设置于该N-型阱中；一N-型浓掺杂 源极区设置于该栅极结构的另一侧的该半导体基底中；以及一P-型浓扩散区设置于该半 导体基底的该第二主动区中。
护元件的 101、401 P-型硅基底； 102 埋藏氧化层； 402 N-型埋藏层； 103、403 P-型外延层； 105 隔离区； 110、310、410、510 半导体基底； 115、315、415b、415d、515 高压N-型阱; 415a、415c、415e 高压P-型阱； 316a、516 N-型双扩散区； 316b P-型双扩散区； 416 额外的P-型浓掺杂区； 117、217a、217b、317、417、517 P-型浓掺杂漏极区; 120、320 P-型体掺杂区； 122、322、422、522 P-型浓扩散区； 124、324、424、524 N-型浓掺杂源极区； 524， N-型轻掺杂(NLDD)区； 426 额外的P-型浓掺杂区； 130a-130c、330a-330c、430a-430f、530a-530c 图案化的隔离区 135a、135b 源极电极； 140、340、440、540 栅极结构； 145a、145b 漏极电极； 0D1 第一主动区； 0D2 第二主动区。
具体实施例方式
为使本发明的上述目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合 所附图式，作详细说明如下 以下以各实施例详细说明并伴随着图式说明的范例，作为本发明的参考依据。在 图式或说明书描述中，相似或相同的部分皆使用相同的图号。且在图式中，实施例的形状或 是厚度可扩大，并以简化或是方便标示。再者，图式中各元件的部分将以分别描述说明之， 另外，特定的实施例仅为揭示本发明使用的特定方式，其并非用以限定本发明。
图1A是显示根据本发明的一实施例的栅极绝缘双接面晶体管(IGBT)静电放电防 护元件的剖面示意图。于图1A中，一栅极绝缘双接面晶体管(IGBT)静电放电防护(ESD) 元件100a包括一半导体基底110以及一图案化的隔离区130a、130b、130c设置于该半导体 基底110上，定义一第一主动区0D1及一第二主动区0D2。根据本发明的一实施例，该半导 体基底110为一绝缘层上有硅(SOI)基底，例如一P-型硅基底101，其上有一埋藏氧化层 102，和一P-型外延层103形成于埋藏氧化层102上。 一隔离区105使IGBT-ESD元件100a 与基底110上的其他元件隔离。 —高压N-型阱115形成于该半导体基底的该第一主动区0D1中，一 P-型体掺杂区120于该半导体基底的该第二主动区0D2中，其中该高压N-型阱115和该P-型体掺杂区 120相隔一特定距离，露出该半导体基底。 一扩散区113自该高压N-型阱115向该P-型体 掺杂区120延伸靠近。一 P-型浓掺杂漏极区117设置于该高压N-型阱115中，以及漏极 电极145a、145b与该P-型浓掺杂漏极区117电性接触。 一对相邻的一 N-型浓掺杂源极区 124和一P-型浓扩散区122设置于该P-型体掺杂区120中，源极电极135a、135b分别与 N-型浓掺杂源极区124和P-型浓扩散区122电性接触。 一栅极结构140于该半导体基底 上，其一端与该N-型浓掺杂源极区124相接，其另一端延伸至该图案化的隔离区130b上。
根据本发明的一实施例，P-型浓掺杂漏极区117的面积可大于第一主动区0D1，但 小于高压N-型阱115的面积，其平面布局如图1B所示。 图2A是显示根据本发明另一实施例的IGBT-ESD元件的剖面示意图。于图2A中， IGBT-ESD元件100b与图1A的IGBT-ESD元件100a实质上相同，为求简明之故，在此省略 相同的叙述。不同之处在于，P-型浓掺杂漏极区217a的面积小于该高压N-型阱115的面 积，其平面布局如图2B所示。在高压N-型阱115中，高压N-型阱115与P-型浓掺杂漏极 区217a之间，存在一异型掺杂的接口，可分散并降低ESD电压约0. 7V。根据本发明另一实 施例，P-型浓掺杂漏极区217b为多个分离的岛区，设置于高压N-型阱115中，其平面布局 如图2C所示。由于各个岛区217b与高压N-型阱115之间，皆存在一异型掺杂的接口，可 分散并降低ESD电压，使得IGBT-ESD元件能的更均匀一致的启动(uniform turn-on)。
图3A是显示根据本发明又一实施例的IGBT-ESD元件的剖面示意图。于图3A中， 一 IGBT-ESD元件300a包括一半导体基底310，例如P-型硅基底，及一高压N-型阱315设 置于该半导体基底310中。 一图案化的隔离区330a、330b、330c设置于该高压N-型阱315 上，定义一第一主动区及一第二主动区。一 N-型双扩散区316a设置于高压N-型阱315的 第一主动区中，一 P-型浓掺杂漏极区317设置于N-型双扩散区316a中。一 P-型体掺杂区 320设置于该高压N-型阱315的第二主动区中，其中该N-型双扩散区316a和该P-型体掺 杂区320相隔一特定距离，露出该高压N-型阱。 一对相邻的一 N-型浓掺杂源极区324和 一 P-型浓扩散区322设置于该P-型体掺杂区320中。 一栅极结构340于该高压N-型阱 315上，其一端与该N-型浓掺杂源极区324相接，其另一端延伸至该图案化的隔离区330b 上。 图3B是显示根据本发明又一实施例的IGBT-ESD元件的剖面示意图。于图3B中， 一 IGBT-ESD元件300b与图3A的IGBT-ESD元件300a实质上相同，为求简明之故，在此省 略相同的叙述。不同之处在于，IGBT-ESD元件300b具有一 P-型双扩散区316b设置于高压 N-型阱315的第一主动区中，一 P-型浓掺杂漏极区317设置于该P-型双扩散区316b中。 由于P-型浓掺杂漏极区317和P-型双扩散区316b皆为P-型掺杂，因此更能增进ESD元 件的效能。 图4A是显示根据本发明又一实施例的IGBT-ESD元件的剖面示意图。于图4A中， 一 IGBT-ESD元件400a包括一半导体基底410， 一高压N-型阱415b于该半导体基底中，一 高压P-型阱415c于该半导体基底中。 一图案化的隔离区430a-430d设置于该半导体基 底上，定义一第一主动区于该高压N-型阱415b及一第二主动区和一第三主动区于该高压 P-型阱415c。高压P-型阱415a设置于隔离区430a下方。一 P-型浓掺杂漏极区417设 置于该第一主动区中，一 N-型浓掺杂源极区424设置于该第二主动区中，且一 P-型浓掺杂扩散区422设置于该第三主动区中。 一栅极结构440于该高压P-型阱415c上，其一端与 该N-型浓掺杂源极区424相接，其另一端延伸至该图案化的隔离区430b上。
图4B是显示根据本发明又一实施例的IGBT-ESD元件的剖面示意图。于图4B中， 一 IGBT-ESD元件400b包括一半导体基底410，例如一 P_型硅基底401，其上有一 P_型外 延层403，以及一 N-型埋藏层402设置于该P-型硅基底401与该P_型外延层403之间。 一高压N-型阱415b于该半导体基底中， 一高压P-型阱415c于该半导体基底中。 一图案 化的隔离区430a-430f设置于该半导体基底上，定义一第一主动区于该高压N_型阱415b 及一第二主动区和一第三主动区于该高压P-型阱415c。高压N-型阱415d设置于隔离区 430e下方。一 P-型浓掺杂漏极区417设置于该第一主动区中，一 N_型浓掺杂源极区424 设置于该第二主动区中，且一P-型浓掺杂扩散区422设置于该第三主动区中。再者，一额 外的P-型浓掺杂区416设置于高压P-型阱415a中，及一额外的P-型浓掺杂区426设置 于高压P-型阱415e中。 一栅极结构440于该高压P_型阱415c上，其一端与该N_型浓掺 杂源极区424相接，其另一端延伸至该图案化的隔离区430c上。 图5是显示根据本发明再一实施例的IGBT-ESD元件的剖面示意图。于图5中，一 IGBT-ESD元件500包括一半导体基底510，及一图案化的隔离区530a-530c设置于该半 导体基底510上，定义一第一主动区及一第二主动区。 一栅极结构540设置于该半导体基 底的该第一主动区上，一 N-型双扩散区516位于该栅极结构540的一侧，且设置该半导体 基底510的该第一主动区中。一 N-型阱515设置于该N-型双扩散区516中，其底部延伸 至该半导体基底510， 一 P-型浓掺杂漏极区517设置于该N-型阱515中。一 N-型浓掺杂 源极区524设置于该栅极结构540的另一侧的该半导体基底中，一 N-型轻掺杂(NLDD)区 524'延伸至该栅极结构540的间隙壁下方。一 P-型浓扩散区522设置于该半导体基底的 该第二主动区中。 应注意的是，本发明各实施例的IGBT-ESD元件的P_型浓掺杂漏极区的面积小于 该高压N-型阱的面积，使得高压N-型阱与P-型浓掺杂漏极区之间，存在一异型掺杂的接 口，可分散并降低ESD电压约0.7V。更有甚者，P-型浓掺杂漏极区为多个分离的岛区，设置 于高压N-型阱中，使得各个岛区与高压N-型阱之间，皆存在一异型掺杂的接口 ，可分散并 降低ESD电压，使得IGBT-ESD元件能的更均匀一致的启动(uniform turn-on)。
本发明虽以较佳实施例揭露如上，然其并非用以限定本发明的范围，任何所属技 术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可做些许的更动与润饰，因 此本发明的保护范围当视所附的权利要求范围所界定为准。
权利要求
一种栅极绝缘双接面晶体管静电放电防护元件，其特征在于，所述的栅极绝缘双接面晶体管静电放电防护元件包括一半导体基底；一图案化的隔离区设置于所述半导体基底上，定义一第一主动区及一第二主动区；一高压N-型阱于所述半导体基底的所述第一主动区中；一P-型体掺杂区于所述半导体基底的所述第二主动区中，其中所述高压N-型阱和所述P-型体掺杂区相隔一特定距离，露出所述半导体基底；一P-型浓掺杂漏极区设置于所述高压N-型阱中；一对相邻的一N-型和一P-型浓掺杂源极区设置于所述P-型体掺杂区中；以及一栅极结构于所述半导体基底上，其一端与所述N-型浓掺杂源极区相接，其另一端延伸至所述图案化的隔离区上。
2. 如权利要求1所述的栅极绝缘双接面晶体管静电放电防护元件，其特征在于，所述P-型浓掺杂漏极区的面积小于所述第一主动区的面积。
3. 如权利要求2所述的栅极绝缘双接面晶体管静电放电防护元件，其特征在于，所述P-型浓掺杂漏极区包括多个分离的岛区。
4. 如权利要求1所述的栅极绝缘双接面晶体管静电放电防护元件，其特征在于，还包括一扩散区自所述高压N-型阱向所述P-型体掺杂区延伸。
5. —种栅极绝缘双接面晶体管静电放电防护元件，其特征在于，所述的栅极绝缘双接面晶体管静电放电防护元件包括一半导体基底；一高压N-型阱于所述半导体基底中；一图案化的隔离区设置于所述高压N-型阱上，定义一第一主动区及一第二主动区；一 N-型双扩散区设置于所述高压N-型阱的所述第一主动区中；一 P-型浓掺杂漏极区设置于所述N-型双扩散区中；一 P-型体掺杂区于所述高压N-型阱的所述第二主动区中，其中所述N-型双扩散区和所述P-型体掺杂区相隔一特定距离，露出所述高压N-型阱；一对相邻的一 N-型和一 P-型浓掺杂源极区设置于所述P-型体掺杂区中；以及一栅极结构于所述高压N-型阱上，其一端与所述N-型浓掺杂源极区相接，其另一端延伸至所述图案化的隔离区上。
6. 如权利要求5所述的栅极绝缘双接面晶体管静电放电防护元件，其特征在于，所述p-型浓掺杂漏极区的面积小于所述第一主动区的面积。
7. 如权利要求6所述的栅极绝缘双接面晶体管静电放电防护元件，其特征在于，所述P-型浓掺杂漏极区包括多个分离的岛区。
8. —种栅极绝缘双接面晶体管静电放电防护元件，其特征在于，所述的栅极绝缘双接面晶体管静电放电防护元件包括一半导体基底；一高压N-型阱于所述半导体基底中；一图案化的隔离区设置于所述高压N-型阱上，定义一第一主动区及一第二主动区；一 P-型双扩散区设置于所述高压N-型阱的所述第一主动区中；一 P-型浓掺杂漏极区设置于所述P-型双扩散区中；一 P-型体掺杂区于所述高压N-型阱的所述第二主动区中，其中所述P-型双扩散区和所述P-型体掺杂区相隔一特定距离，露出所述高压N-型阱；一对相邻的一 N-型和一 P-型浓掺杂源极区设置于所述P-型体掺杂区中；以及 一栅极结构于所述高压N-型阱上，其一端与所述N-型浓掺杂源极区相接，其另一端延伸至所述图案化的隔离区上。
9. 一种栅极绝缘双接面晶体管静电放电防护元件，其特征在于，所述的栅极绝缘双接 面晶体管静电放电防护元件包括一半导体基底；一高压P-型阱于所述半导体基底中； 一高压N-型阱于所述半导体基底中；一图案化的隔离区设置于所述半导体基底上，定义一第一主动区于所述高压N-型阱 及一第二主动区和一第三主动区于所述高压P-型阱； 一P-型浓掺杂漏极区设置于所述第一主动区中；一 N-型浓掺杂源极区设置于所述第二主动区中，且一 P-型浓掺杂源极区设置于所述 第三主动区中；以及一栅极结构于所述高压P-型阱上，其一端与所述N-型浓掺杂源极区相接，其另一端延 伸至所述图案化的隔离区上。
10. —种栅极绝缘双接面晶体管静电放电防护元件，其特征在于，所述的栅极绝缘双接 面晶体管静电放电防护元件包括一半导体基底；一图案化的隔离区设置于所述半导体基底上，定义一第一主动区及一第二主动区； 一栅极结构设置于所述半导体基底的所述第一主动区上；一 N-型双扩散区位于所述栅极结构的一侧，且设置所述半导体基底的所述第一主动 区中；一 N-型阱设置于所述N-型双扩散区中，其底部延伸至所述半导体基底； 一 P-型浓掺杂漏极区设置于所述N-型阱中；一N-型浓掺杂源极区设置于所述栅极结构的另一侧的所述半导体基底中；以及一 p-型浓扩散区设置于所述半导体基底的所述第二主动区中。
全文摘要
本发明提供一种栅极绝缘双接面晶体管静电放电防护元件，所述元件包括一半导体基底，一图案化的隔离区设置于该半导体基底上，定义一第一主动区及一第二主动区。一高压N-型阱位于该半导体基底的该第一主动区中。一P-型体掺杂区于该半导体基底的该第二主动区中，其中该高压N-型阱和该P-型体掺杂区相隔一特定距离，露出该半导体基底。一P-型浓掺杂漏极区设置于该高压N-型阱中。一对相邻的一P-型浓扩散区和一N-型浓掺杂源极区设置于该P-型体掺杂区中。一栅极结构于该半导体基底上，其一端与该N-型浓掺杂源极区相接，其另一端延伸至该图案化的隔离区上。
文档编号H01L27/04GK101728384SQ20081017477
公开日2010年6月9日 申请日期2008年11月3日 优先权日2008年11月3日
发明者吴振玮, 周业宁, 张睿钧, 杜尚晖 申请人:世界先进积体电路股份有限公司