在背面表面形成对准标记的装置与方法

专利名称：在背面表面形成对准标记的装置与方法
技术领域：
本发明涉及一种对准的装置和方法，且特别是有关于一种在背面表面形成 对准标记的装置和方法。
背景技术：
在制造一集成电路时，把每一被图刻的层(patterned layer)与先前形成的 层对准是很重要的，且其对准的精确度至少得在某种可接受的误差之内。举例 来说，把上面涂有光刻胶(photoresist)的一基板放在一光刻室(如步进机或 扫描仪)以图刻各不同层。然后，用一光掩膜(mask)图刻此光刻胶。由于被 图刻的光刻胶极度要求放在下面被蚀刻的电路层的位置，因此需要把电路层的 位置对准的非常精确。
又例如，为了使得基板与光掩膜对准，于是用光学分析设备对光掩膜上某 种结构的影像和基板上的某种结构作比对。如果比对之后，发现此基板需要作 对准时，可以用光学分析设备来对此基板作横向移动和(或)旋转移动。这类 对准经常需要比对基板边缘上大量的位置，也就是说需要比对基板上多个对准 标记。
虽然可以用所要制造的电路的一部分来作为对准结构，但是通常还是得形 成一个电路以外的特定结构来作对准。 一般称此特定结构为对准标记。这类对 准标记一般不会形成在晶片上有源集成电路区域(active integrate circuit area) 内，而是形成在基板上为了封装而在稍后会划上线或格子的区域。
然而，这类对准标记会在稍后的处理步骤中被不透明的材料所覆盖，因而 使得这类对准标记难以被光学分析设备所侦测到。因此，先前技术使用背面对 准标记来作对准，其中形成此种背面对准标记的表面与形成有源电路用的表面 相反。然而，先前技术却忽略了保护基板上形成有源电路用的光滑正面。此外， 先前技术的背面对准标记需要在处理基板正面的电路之前，对基板作额外的处 理(如形成保护层、沉积光刻胶(photoresist deposition)、图刻(patterning)、蚀刻和移除这些额外增加的层)。

发明内容
本发明所要解决的技术问题在于提供一种在背面表面形成对准标记的装 置与方法，使光学分析设备容易侦测到该对准标记。
为实现上述目的，本发明提供一种在背面表面形成对准标记的装置。此装 置包含一集成电路和一对准标记。集成电路配置在一基板的第一区域，且此集 成电路有一第一表面和一第二表面，其中第一表面和第二表面是两相对的主要 表面。对准标记配置在基板的第二区域并穿透此基板以延伸出第一表面和第二 表面。
本发明亦揭露一在背面表面形成对准标记的方法。此方法包含在第一基板 形成一凹槽，其中此第一基板包含两相对的主要表面第一表面和第二表面。 其中，在第一表面的一第一区域配置多个晶体管，且在第一表面的一第二区域 形成此凹槽。然后，在凹槽填入一材料，并把此填入在凹槽内的材料平坦化。 接下来，耦合第一基板和第二基板，使得第一基板的第一表面比第二表面更接 近一第二基板。然后，利用平坦化第二表面使第一基板薄化到至少暴露出凹槽 内的材料。
本发明亦揭露另一在背面表面形成对准标记的方法。此方法包含以下步 骤在一第一基板上沉积一第一层。在此第一层上形成一第一孔。透过第一孔 蚀刻第一基板，以在第一基板上形成有一第一深度之一第一凹槽。在第一层形 成一第二孔，并透过第二孔蚀刻第一基板，以在第一基板形成有一第二深度之 一第二凹槽，其中第二深度略浅于第一深度。把一材料填入第一凹槽与第二凹 槽。平坦化第一凹槽与第二凹槽内的材料。在第一凹槽和第二凹槽内被平坦化 的材料上，沉积一第二层。耦合第一基板和一第二基板，并用第二层的至少一 个区域隔离第一基板和第二基板。利用平坦化第一基板的一背面表面把第一基 板至少薄化到暴露出第一凹槽中的材料。
通过本发明的在背面表面形成对准标记的装置与方法，可以使得对准标记 容易被光学分析设备所侦测到，并可在像素阵列制造过程中被精确地对准，有
助于减少覆盖误差(overlay tolerance)，使得覆盖误差减少40nrn到数百nm。 此对准标记和(或)工艺亦可明显的增进像素表现。


为让本发明的上述和其它目的、特征、优点与实施例能更明显易懂，附图
的详细说明如下
图1A是依照本发明一较佳实施例的一种方法的部分流程图； 图IB是依照本发明一较佳实施例的一种方法的部分流程图； 图2A是在制造流程的中间步骤中，依照本发明一较佳实施例的装置的一
部分的剖视图2B是图2A中的装置在接下来的制造流程中的一剖示图； 图2C是图2B中的装置在接下来的制造流程中的一剖示图； 图3A是在制造流程的中间歩骤中，依照本发明一较佳实施例的装置的一 部分的剖视图3B是图3A中的装置在接下来的制造流程中的一剖示图； 图3C是图3B中的装置在接下来的制造流程中的一剖示图； 图3D是图3C中的装置在接下来的制造流程中的一剖示图； 图3E是图3D中的装置在接下来的制造流程中的一剖示图； 图3F是图3E中的装置在接下来的制造流程中的一剖示图； 图3G是图3F中的装置在接下来的制造流程中的一剖示图； 图3H是图3G中的装置在接下来的制造流程中的一剖示图4是依照本发明一较佳实施例的装置的一部分的剖视图； 图5是依照本发明一较佳实施例的装置的一部分的剖视图6A是在制造流程的中间步骤中，依照本发明一较佳实施例的装置的一 部分的剖视图6B是图6A中的装置在接下来的制造流程中的一剖示图。主要元件符号说明
100:方法 385:运送晶片
102 112:步骤 390:粘合层
115:方法 395:背面表面
120 138:步骤 400:装置
200:装置 400a:电路区域200a:电路区域400b:对准标记区域
200b:对准标记区域400c:像素区域
205:基板410:像素阵列
210--230:介电层415:背面表面
235、240:导电通道420:基板
245、250:导电连接层425:额外层
255:对准标记430:玻璃基板
257:末端435:对准标记
260:导电元件500:装置
265:绝缘层500a:电路区域
270:顶层500b:对准标记区域
275:运输晶片500c:像素区域
280:背面表面510:像素阵列
300:装置515:背面表面
300a:电路区域520:基板
300b::对准标记区域525:额外层
305:基板530:玻璃基板
307:前表面535:对准标记
310、315:层600:装置
320:对准标记凹槽600a:电路区域
325:层600b:对准标记区域
330:浅沟槽隔离凹槽600c:像素区域
335:绝缘层615:背面表面
340:浅沟槽隔离特征620:基板
345:对准标记630:保护层
347:末端635:对准标记
350:装置637:末端
355:连接结构640:光刻层
360:栅极电极D:突出的高度
365:源极/漏极接点Dl:浅沟槽隔离凹槽的深度370:导电通道
375:介电层 380:顶层
D2:对准标记凹槽的深度 D3:突出的高度 D4:突出的高度
具体实施例方式
接下来的揭露提供了数个不同的实施方式，或实施出各种不同实施方式的 特征的例子来。以下简要的将本揭露用几个较佳的实施例作叙述。这些仅仅只 是一些较佳的例子，并非用来限定本揭露的范围。此外，本揭露会在各例子中 重复的使用某些编号或名词。重复使用的目的是了使描述更加简单且清楚，并 不代表着各实施例或设定之间有着紧密的相关性。此外， 一第二特征采纳了一 第一特征上的某些叙述可能表示着第一与第二特征有着共通点，但也可能在某 些实施例中，因为在第二特征中加入了额外的特征使得其与第一特征有着极大 的差别。
参照图1A，其是依照本发明一较佳实施例的一种方法100的部分流程图。 此方法100为本发明中一种形成对准标记方法的其中一部分，且此方法100 可与本揭露中绘示在其它附图的方法结合。此方法100亦可结合稍后提到的线 末端(back-end-of-the-line， BEOL)工艺。
方法100中的步骤102包含在一硅基板和(或)其它半导体晶片上形成一 个或多个凹槽。此基板包含第一表面和第二表面，其中此第一和第二表面为基 板上两相对的主要表面。 一个或多个晶体管配置于第一表面的一第一区域，而 步骤102所形成的凹槽被形成在第一表面的一第二区域。举例来说，第一区域 为一可配置有源电路(active circuitry)的区域，而第二区域则完全没有配置此 类的有源电路。且部分的第二区域至少配置此基板或晶片的一划线区或方格 区。
步骤102所形成的这些凹槽的形状分别可以是一圆形、三角形、细长状或 其它形状或图形，且这些凹槽可被聚集形成格子、阵列(array)、圆形、三角 形、细长状或其它规则或不规则的形状或图形。当不只一个凹槽被形成在一特 定的区域里时，凹槽的数量可为4个、6个或任何其它数量。
步骤104为方法100中非必要的步骤。步骤104包含用一绝缘材料在凹槽 的内层形成内衬。步骤104可以用来把形成在凹槽内的对准标记与周围的电路绝缘，防止对准标记之间的扩散，使得对准标记紧粘在凹槽内，和(或)其它 目的。然后，方法100的步骤106中包含用一填入材料来填满有内衬或无内衬 的凹槽。此填入材料包含钨、其它导电的材料和(或)其它材料。
接下来，在步骤108中，用一平坦化工艺流程来移除超出填入范围的填入 材料。举例来说，步骤108包含化学机械研磨法(chemical-mechanical planarization， CMP)、湿蚀刻工艺流程、干蚀刻、和其它工艺流程中的其中一 个或多个工艺流程。此平坦化工艺可利用先前的沉积层来当平坦化工艺的停止 点，另外亦可选择性或额外的利用时间和(或)其它操作参数(或特征)来当 作停止平坦化工艺的依据。
方法100的步骤110中，用晶片粘合和(或) 一个或多个其它工艺流程把 基板与一额外的基板或晶片(如一运送晶片)作耦合。举例来说，翻转原先的 基板，以把对准标记凹槽所在的表面与此额外的基板作粘合。基板上对准标记 凹槽所在的表面会直接与此额外的基板粘合，或至少在其中一个基板上，形成 一个或多个粘合层用以耦合此两个基板。
接下来的步骤112中，利用平坦化基板的背面表面，以把形成对准标记的 基板薄化到至少暴露出凹槽中的对准标记材料。其中，薄化基板的步骤可由化 学机械研磨法、研磨工艺、湿或干蚀刻处理和(或)其它工艺流程中的一个或 多个处理方法来完成。此薄化处理不仅可以使对准标记暴露出来，也可以使得 对准标记延伸而突出被薄化之后的基板背面表面。例如，透过此薄化处理使得 对准标记延伸而突出背面表面约5nm到约2000nm之间，而使对准标记的光学 侦测特征更容易被侦测到。在此实施例中，形成对准标记用的填入材料对于化 学机械研磨法、蚀刻或其它平坦化工艺的阻抗比该第一基板和该第二基板的至 少其中之一的一大部分区域对于化学机械研磨法、蚀刻或其它平坦化工艺的阻 抗高。但是，此薄化工艺可以用来使得对准标记所暴露出的表面与此基板被薄 化的背面表面大体上在同一个平面上。
参照图1B，其是依照本发明一较佳实施例的一种方法115的流程图。此 方法115为本发明的一种形成对准标记方法的其中一部分，且此方法115可与 本揭露中的绘示在其它附图的方法结合。此方法115与图1A中的方法100有 部分相似。实际上，本揭露中的数个实施例是由图1A中的方法100和图1B 中的方法115的其中数个步骤结合而成。此方法115亦可结合稍后提到的线前端(front-end-of-the-line, FEOL)工艺。
方法115中的步骤120包含用沉积或其它方法以在一硅基板或其它半导体 晶片上形成一层。此层为一牺牲层(sacrificial layer)，仅仅只是为了工艺流 程而暂时形成，在稍后的工艺步骤中即会把此层完全的移除。
接下来的步骤122中，形成一对准标记图形在步骤120所形成的层之上。 举例来说，此对准标记图形可包含一个或多个洞，且每个洞皆穿透步骤120 所形成的层而使得下层基板的表面暴露出来。每个洞皆为圆形以使得每个洞在 步骤120所形成的层里面形成一圆柱状的空间。另外，每个洞亦可为其它形状 或图形，如三角形、细长状或其它非圆形的形状或图形。当对准标记为多个孔 所组合而成的，这些孔可被聚集而形成格子、直线、圆形、或其它图形。
方法115亦包含一步骤124，其中此步骤124包含透过步骤122所形成的 一个或多个孔来蚀刻此基板，以形成一个或多个延伸入此基板的对准标记凹 槽。举例来说，此包含对准标记图形的层会被用来作为光掩膜，以使得此层上 的一个或多个孔被转换成基板上的一个或多个相对应的对准标记凹槽。
在接下来的步骤126中，形成一浅沟槽隔离(Shallow Trench Isolation, STI) 图形在步骤120所形成的层上。举例来说，浅沟槽隔离图形包含一或多个洞， 其中每个洞皆延伸穿透步骤120所形成的层而使得下层基板的表面暴露出来。 每一个洞可个别为圆形、三角形或其它形状或图形。
步骤115亦包含步骤128，其中此步骤128包含透过一个或多个步骤126 所形成的洞来蚀刻此基板，以形成一个或多个延伸入基板的浅沟槽隔离凹槽。 举例来说，包含浅沟槽隔离图形(和对准标记图形)的层会被用来当作光掩膜， 以使得此层上的一个或多个孔被转换成基板上的一个或多个相对应的浅沟槽 隔离凹槽。或者是，移除或填满用来形成对准标记凹槽的光掩膜的层，然后形 成一额外的层，并对此额外形成的层加以图刻，以作为形成浅沟槽隔离凹槽用 的光掩膜，使得此额外形成的层上的一个或多个孔被转换成基板上的一个或多 个相对应的浅沟槽隔离凹槽。其中，步骤124所形成的对准标记凹槽的深度为 一第一深度，而上述步骤128的任一实施例所形成的浅沟槽隔离凹槽的深度为 一第二深度，其中第二深度略浅于第一深度。举例来说，对准标记凹槽的深度 是浅沟槽隔离凹槽深度的两倍、三倍、五倍、十倍或更多。浅沟槽隔离凹槽的 深度依据浅沟槽隔离特征的需求去设定的。相较之下，对准标记凹槽的深度会比浅沟槽隔离凹槽的深度深很多。
步骤122到步骤124中的图刻所形成的对准标记凹槽被形成在基板的第二 区域，而步骤126到128所形成的浅沟槽隔离凹槽被形成在基板的第一区域。 举例来说，第一区域为一可配置有源电路的区域，而第二区域则完全没有配置 此类的有源电路。部分的第二区域至少配置此基板或晶片的一划线区或方格 区。
接下来的步骤130中，把一材料填入到步骤124所形成的对准标记凹槽和 步骤128所形成的浅沟槽隔离凹槽中。此材料包含一个或多个介电质，如二氧 化硅或其它介电值。在把一材料填入到步骤124所形成的对准标记凹槽和在步 骤128所形成的浅沟槽隔离凹槽之前，方法115亦包含一非必要步骤，用以在 步骤124所形成的对准标记凹槽和在步骤128所形成的浅沟槽隔离凹槽的内层 形成一或多层内衬。举例来说，此种内衬的材料可以用来改善凹槽与填入材料 的粘合、防止填入材料在基板上扩散、调整对准标记或浅沟槽隔离特征的导电 率或电阻率、和(或)本揭露范围内的其它目的。
然后，步骤132中，平坦化对准标记凹槽和(或)浅沟槽隔离凹槽内的填入 材料，以移除上述凹槽中或形成凹槽的基板的表面上多余的填入材料。此平坦 化处理包含化学机械研磨法、研磨、湿或干蚀刻处理和(或)其它移除材料工 艺中的一个或多个处理方法。然后，即可完成电路制造(步骤134)。
方法115还包含数个接下来的步骤134，用以完成基板上的电路制造，如 在浅沟槽隔离特征之间形成一个或多个晶体管或其它有源或无源电路元件。举
例来说，随着当时科技技术，可以用传统或未来发展出来的互补式金属-氧化 层—半导体禾卩连接结构工艺(complementary metal-oxide-semiconductor, CMOS) 形成一集成电路，其中在浅沟槽隔离特征之间的单元包含p型金属氧化物半导 体(p陽channel metal-oxide-semiconductor， PMOS)禾fl n型金属氧化物半导体 (n-channel metal-oxide-semiconductor, NMOS)的晶体管装置。
然后，在接下来的步骤136中，用晶片粘合和(或) 一个或多个其它工艺， 把基板与一额外的基板或晶片(如一运送晶片)粘合或耦合。举例来说，原先 的基板会被翻转，以使得形成对准标记和浅沟槽隔离的凹槽的表面与此额外的 基板作粘合。基板上用来形成对准标记凹槽和浅沟槽隔离特征凹槽的表面会直 接与此额外的基板粘合，或至少在其中一个基板上，形成一个或多个粘合层以耦合此两个基板。
在接下来的步骤138中，利用平坦化基板的背面表面，以把形成对准标记、 浅沟槽隔离特征和电路的基板薄化到至少暴露出凹槽中的对准标记材料。其 中，薄化基板的步骤可由化学机械研磨法、研磨工艺、湿或干蚀刻处理和(或) 其它工艺中的一个或多个处理方法来完成。此薄化处理不仅可以使对准标记暴 露出来，也可以使得对准标记延伸而突出被薄化之后的基板背面表面。例如，
透过此薄化处理使得对准标记延伸而突出背面表面约5nm到约2000nm之间，
而使对准标记的光学侦测特征更容易被侦测到。在此实施例中，化学机械研磨
法、蚀刻或其它平坦化流程中，形成对准标记用的填入材料对于化学机械研磨
法、蚀刻或其它平坦化工艺的阻抗比该第一基板和该第二基板的至少其中之一
的一大部分区域对于化学机械研磨法、蚀刻或其它平坦化工艺的阻抗高。但是，
此薄化工艺可以用来使得对准标记所暴露出的表面与此基板被薄化的背面表
面大体上在同一个平面上。
如上述，步骤120所形成的层包含暂时形成以作为形成对准标记和(或) 浅沟槽隔离凹槽所需的光掩膜用的一或多个牺牲层(sacrificiallayer)。因此， 方法115还包含移除此一或多个牺牲层的步骤。其中移除此一或多个牺牲层的 步骤可以在形成一额外的层(如用来晶片粘合的层)在对准标记和(或)浅沟槽 隔离特征上、耦合两基板、或薄化有集成电路的基板背面表面以上任一步骤之
、'-目U。
在移除一或多个牺牲层之后，在每一对准标记凹槽和浅沟槽隔离凹槽内的 材料(如对准标记和浅沟槽隔离特征)从基板往一第一方向延伸突出，而对准 标记凹槽内的材料亦会从基板往一第二方向延伸突出，其中第一方向和第二方 向大体上是相反的。举例来说，对准标记延伸突出基板的背面表面，同时对准 标记和浅沟槽隔离特征往一相反的方向(也就是基板的前表面)延伸突出。或 者是，不管对准标记是否延伸突出基板的背面表面，仅有浅沟槽隔离特征从基 板的前表面延伸突出，或是仅有对准标记从基板的前表面延伸突出。
图2A是在制造流程的中间步骤中，依照本发明一较佳实施例的装置200 的一部分的剖视图。图2B和图2C是图2A中的装置200在制造流程的接下来 的步骤中的剖视图。装置200是由图1A的方法100和(或)图1B的方法115 中的一和(或)数个步骤结合而成的制造方法所形成。装置200包含一个或多个电路区域200a和一个或多个对准标记区域200b。 电路区域200a分别或结合起来包含一个或多个集成电路，其中集成电路包含 多个晶体管、其它有源电路元件、禾D (或)无源电路元件(如电阻元件)，且这 些晶体管、其它有源电路元件、和(或)无源电路元件以一连接结构连接着。 这些电路可以为传统电路或未来发展出来的电路。对准标记区域200b可以包 含或不包含上述的电路或电路元件，但是每个对准标记区域200b皆包含一或 多个对准或覆盖在对准标记区域200b上的标记(在此为了简化而统称为对准 标记，而非限定本揭露的范围)。 一或多个对准标记区域200b至少包含数个 划线区，其中在封装之前，形成在这些对准标记区域200b的特征会在划线工 艺(用以与电路区域200a作分隔的工艺)时被摧毁。
在图2A中的制造步骤中，一或多个集成电路已经被部分的形成在基板205 的电路区域200a上。举例来说，源极/漏极区域、渗入井、和(或)其它电路 元件已经被用传统或未来发展出的制造流程定义在基板205上。此类的元件亦 已经被用传统或未来发展出的制造流程的一连接结构部分或完全的做好连接。 亦或，全部或部分连接结构可以在对准标记和(或)以下所述其它特征形成的 同时或之后形成。如此一来，图2A到图2C是对准标记制造方法可以适用于 线末端(back-end-of-the-line， BEOL)工艺。图2A到图2C中的装置200a是 依据图1A中的方法100而整合入现存的线末端工艺的实施例。
参照图2A。装置200包含数个介电层210、 215、 220、 225、 230，数个 导电通道235、 240，数个导电连接层245、 250， 一对准标记255，和导电元 件260。介电层包含硅介电质、氟硅酸盐玻璃(fluorosilicate glass, FSG)、磷 硅酸盐玻璃(phosphosilicate glass, PSG)、低介电值介电质材料(low-k dielectric materials)、其它传统金属层间介电质(inter-metal dielectric, IMD)材料和(或) 其它介电质材料，且此介电层可由化学气相沉积(chemical vapor deposition, CVD)、物理气相沉积(physical vapor deposition, PVD)、高密度等离子(high density plasma, HDP)沉积、等离子增强化学气相沉积(plasma-enhanced CVD， PECVD)和(或)其它工艺沉积而成。 一或多层抗反射涂层(antireflective coating, ARC)和(或)底部抗反射层(bottom-ARC， BARC)会被形成在介 电层210、 215、 220、 225、 230的相邻各层之间(未示于图2A)。
导电通道235、 240和导电连接层245、 250皆包含钨、铜和(或)其它导
14电金属，且可用化学气相沉积把导电通道235、 240和导电连接层245、 250 沉积到介电层210、 215、 220、 225、 230中相对应的凹槽或孔。在形成一或多 个导电通道235、 240和导电连接层245、 250之前，会先形成一或多个包含钛 (titanium)、 一氮化钛(titanium nitride)和(或)其它材料的层，用以改善 导电通道235、 240和导电连接层245、 250与周围的介电层210、 215、 220、 225、 230之间的粘合。
对准标记255和导电元件260与导电通道235、 240和导电连接层245、 250的制造方法与组成成份大致相同。然而，如图2A所示，形成对准标记255 的步骤还包含在填入钨和(或)其它金属的步骤之前，沉积形成一绝缘内衬 265。绝缘内衬265包含钛、 一氮化钛、氮氧化硅和(或)其它材料，且用化 学气相沉积、物理气相沉积和(或)其它工艺来沉积形成绝缘内衬265。
在此实施例中，图2A的各特征形成的顺序为(1)在基板205上形成 介电层210，然后图刻此介电层210，以在电路区域210a和对准标记区域200b 上形成数个孔；(2)在对准标记区域200b的介电层210的孔内，加入绝缘内 衬265; (3)在对准标记区域200b的介电层210的已加入绝缘内衬的孔和在 电路区域200a的介电层210的孔内，填入导电材料以形成对准标记255和导 电通道235; (4)平坦化导电通道235和对准标记255 (以及介电层210的上 表面)；(5)形成介电层215，并图刻此介电层215以在电路区域200a和对 准标记区域200b上形成数个孔，然后把导电材料填入所形成的孔，以形成导 电连接层245和导电元件260; (6)形成介电层215，并图刻此介电层215， 以在电路区域200a和对准标记区域200b上形成数个孔，然后把导电材料填入 所形成的孔，以形成导电通道240; (7)形成介电层225，并图刻此介电层 225，以在电路区域200a上形成孔，然后把导电材料填入所形成的孔，以形成 导电连接层250; (8)形成介电层230。
装置200亦包含一顶层270，其中此顶层包含氧化物和(或)其它材料。 此顶层270用来协助接下来的晶片粘合的步骤。此顶层270亦可取代介电层 230。
图2B是图2A中的装置200在接下来的制造流程中的一剖示图。在图2B 所示的制造阶段中，装置200已经被翻转(相对于页面来说，此装置200被垂 直翻转)且与一运送晶片(carrier wafer) 275耦合。此类的耦合是透过一或多个传统或未来发展出的晶片粘合工艺和(或)其它耦合方法而完成的，此 耦合方法包含粘合、化学粘合、热活化、固化、超音波粘合和(或)其它可用 来耦合的方法。
图2C是图2B中的装置200在接下来的制造流程中的一剖示图。在图2C 所示的制造阶段中，基板205的背面表面280被薄化到暴露出先前填入的对准 标记255的一末端257。此薄化处理可以透过化学机械研磨法、研磨、湿蚀刻、 干蚀刻处理和(或)其它移除材料工艺中的一个或多个处理方法来完成。此薄 化处理把对准标记255的末端257暴露出来，以使得末端257与基板205的背 面表面280在同一个平面上。然而，如图2C中的实施例所示，可以用薄化处 理，使得末端257以一高度D延伸而突出基板205的背面表面280之上。此 突出的高度D的范围为约5nm到约2000nm，然而其它的值亦在本发明的范围 内。
图3A是依照本发明一较佳实施例在制造流程的中间歩骤中，装置300的 至少一部分的一剖视图。图3B到图3H是图3A中的装置300在制造流程的接 下来的歩骤中的剖面图。装置300是由图1A的方法IOO和(或)图1B的方 法115中的一和(或)数个步骤结合而成的制造方法所形成。
装置300包含一个或多过电路区域300a和一个或多个对准标记区域300b。 电路区域300a分别或结合起来包含一个或多个集成电路，其中集成电路包含 多个晶体管、其它有源电路元件、和(或)无源电路元件(如电阻元件)，且这 些晶体管、其它有源电路元件、和(或)无源电路元件以一连接结构连接着。 这些电路可以为传统电路或未来发展出来的电路。对准标记区域300b可以包 含或不包含上述的电路或电路元件，但是每个对准标记区域300b皆包含一或 多个对准或覆盖在对准标记区域300b上的标记(在此为了简化而统称为对准 标记，而非限定本揭露的范围)。 一或多个对准标记区域300b至少包含数个 划线区，其中在封装之前，形成在这些对准标记区域300b的特征会在划线工 艺(用以与电路区域300a作分隔的工艺)时被摧毁。
在图3A所示的制造阶段中，电路区域300a的其中一个或数个集成电路 还未被形成。举例来说，基板305上的源极/漏极、渗入井、和(或)其它电 路元件还未被定义。如此一来，绘示在图3A到图3H的对准标记制造方法可 以用于线前端(front-end-of-the-line,FEOL)工艺。在本揭露中，绘示在图3A到图3H的装置300a为图IB的方法115的一实施例。因此，在图3A到图3H 所示的制造步骤和(或)参考到上述图1B的方法115的实施例可以被整合入 现存在其它半导体装置工艺的线前端的处理。
参照图3A，装置300包含形成在基板305之上的层310和315。基板305 的组成成份和制造方法与上述基板205大致相同。层310和315包含光刻胶、 二氧化硅、氟硅酸盐玻璃、磷硅酸盐玻璃、低介电值介电质材料、其它传统金 属层间介电质材料和(或)其它介电质材料，且此介电层可由化学气相沉积、 物理气相沉积、高密度等离子沉积、等离子增强化学气相沉积和(或)其它工 艺沉积而成。层310的组成成份和制造方法与绘示在图2A到图2C中的介电 层大致相同。然而，在此实施例中，层315是一光刻层或其它光掩膜，用以在 基板305上形成对准标记凹槽320。层310用来当为了制造流程而暂时形成， 并会在稍后移除的一牺牲层。 一或多层抗反射涂层和(或)底部抗反射层会被 形成在层310和315的至少其中之一的上面或下面(未示于图3A)。
在图3A中，对层315图刻以形成多个孔，然后图刻穿透层310，使得孔 的图样转换到基板305上，以在基板305上形成对准标记凹槽320。举例来说， 此类的图刻和图刻转换是透过等向性蚀刻(isotropic etching)和(或)非等向 性蚀刻(anisotropic etching)。对准标记凹槽320的内层的一头逐渐尖细(如 图3A)。然而在其它实施例中，对准标记凹槽320的内层大致上垂直于基板 的前表面和(或)层310、 315的表面。
图3B是图3A中的装置300在接下来的制造流程中的一剖示图。在图3B 所示的制造阶段中，装置300中的层315被移除，在层310之上形成另一层 325，并在基板305上形成数个浅沟槽隔离凹槽330。其中，层325可为一介 电层或光刻层，且层325的组成成份与制造方法与图3A中的层315大致相同。 对层325作图刻而形成数个孔，然后透过层310上的孔对基板305作图刻，使 得孔的图样转换到基板305上，以在基板305上形成浅沟槽隔离凹槽330。举 例来说，此类的图刻和图刻转换是透过等向性蚀刻(isotropic etching)和(或) 非等向性蚀刻(anisotropic etching)。浅沟槽隔离凹槽330的内层的一头逐渐 尖细(如图3A)。然而在其它实施例中，浅沟槽隔离凹槽330的内层大致上 垂直于基板的前表面和(或)层310、 325的表面。
如图3B所示，浅沟槽隔离凹槽330的深度Dl略浅于对准标记沟槽320的深度D2。举例来说，深度D2会是深度D1的两倍、三倍、五倍、十倍或甚 至更多。然而，深度D1和D2之间的关是并不只限于本揭露。在一实施例中， 对准标记凹槽320的深度D2为一既定的深度，或可以使稍后薄化以暴露出此 对准标记凹槽所需的最小深度。然而，浅沟槽隔离凹槽330的深度D1必须够 浅，以使得浅沟槽隔离凹槽330不会因为薄化而从基板305的背面表面暴露出 来。在一实施例中，浅沟槽隔离凹槽的深度Dl仅仅足够隔离电路区域300a 内相邻的有源电路。然而，其它的深度亦包含在本揭露的范围之内。
图3C是图3B中的装置300在接下来的制造流程中的一剖示图。在图3C 所示的制造阶段中，装置300中的层325被移除，并在对准标记凹槽320和浅 沟槽隔离凹槽330上(也可以说是在层310之上)形成一绝缘层335。绝缘层 335包含二氧化硅、氟硅酸盐玻璃、磷硅酸盐玻璃、低介电值介电质材料、其 它传统金属层间介电质材料和(或)其它介电质材料，且此介电层可由化学气 相沉积、物理气相沉积、高密度等离子沉积、等离子增强化学气相沉积和(或) 其它工艺沉积而成。绝缘层335的组成成份和制造方法与绘示在图2A到图2C 中的介电层大致相同。绝缘层335是依据层310的上表面、对准标记凹槽320 和浅沟槽隔离凹槽330的需求而形成的。 一或多层抗反射涂层和(或)底部抗 反射层会被形成在绝缘层335的上面或下面(未示于图3B)。
图3D是图3C中的装置300在接下来的制造流程中的一剖示图。在图3D 所示的制造阶段中，绝缘层335被平坦化，用以形成浅沟槽隔离特征340和对 准标记345。此平坦化处理是通过化学机械研磨法、研磨、湿或干蚀刻处理和 (或)其它移除材料工艺中的一个或多个处理方法完成。此平坦化处理移除了 多余的绝缘层335，使得所形成的浅沟槽隔离特征340和对准标记345与层310 的上表面在同一个平面上。在此实施例中，尽可能减少层310在平坦化时被移 除的材料，或仅仅移除一定量的材料(如层310的某一特定区域)。
图3E是图3D中的装置300在接下来的制造流程中的一剖示图。参照图 3E，层310被移除。此移除处理是通过化学机械研磨法、研磨、湿或干蚀刻处 理和(或)其它移除材料工艺中的一个或多个处理方法完成。在绘示于图3E 的实施例中，把层310移除会使得浅沟槽隔离特征340的上层部分和(或)对 准标记345的上层部分从基板305的前表面307延伸出来。举例来说，浅沟槽 隔离特征340和(或)对准标记345以一高度D3延伸而突出于基板305的前表面307上。此突出的高度D3的范围在约5nm到约2000nm，但是其它的距 离值亦在本发明的范围内。
图3F是图3E中的装置300在接下来的制造流程中的一剖示图。在图3F 所示的制造阶段中，使用多个步骤以完成电路区域300a的一或多个装置350 和(或)数个连接结构355。举例来说， 一或多个装置350包含一栅极电极360、 源极/漏极接点365以及其它可能的特征。连接结构355包含导电通道370，其 中此导电通道370嵌在数个介电层375之内。装置300的一或多个顶层380 包含氧化物和(或)其它有助于接下来晶片粘合处理的材料。
图3G是图3F中的装置300在接下来的制造流程中的一剖示图。在图3G 所示的制造阶段中，装置300已经被翻转(相对于页面来说，此装置300被垂 直翻转)且与一运送晶片385耦合。此类的耦合是透过一或多个传统或未来发 展出的晶片粘合工艺和(或)其它耦合方法而完成的，此耦合方法包含粘合 (adhesive)、化学茅占合(chemical bond)、热活化(thermal activation)、固 化(curing)、超音波粘合(ultrasonic bond)和(或)其它可用来耦合的方法。 举例来说，在装置300的前表面和(或)运送晶片385上，形成一或多个有助 于晶片粘合的粘合层390 (其中一个粘合层被绘示在图3G中的实施例)。
图3H是图3G中的装置300在接下来的制造流程中的一剖示图。在图3H 所示的制造阶段中，基板305的背面表面被薄化到暴露出先前填入的对准标记 345的一末端347。此类的薄化处理可以透过化学机械研磨法、研磨、湿蚀刻、 干蚀刻处理和(或)其它移除材料工艺中的一个或多个处理方法来完成。此薄 化处理把对准标记345的末端347暴露出来，以使得末端347与基板305的背 面表面395在同一个平面上。然而，如图3H中的实施例所示，可以用薄化处 理，使得末端347以一高度D4延伸而突出于基板305的背面表面395上。此 延伸突出的高度D4的范围在约5nm到约2000nm，但是其它的距离值亦在本 发明的范围内。
图4是依照本发明一较佳实施例的装置400 —剖视图。参照图4，此装置 400包含图2C所示的实施例的一装置200。因此，装置400所包含的一电路 区域400a与图2C中的电路区域200a的组成成份与制造方法大体上相同。而 且装置400所包含的一对准标记区域400b与图2C中的对准标记区域200b的 组成成份与制造方法大体上相同。装置400还包含一像素区域400c。其中，一显微透镜(mkrolens)和彩色滤光片所组成的像素阵列410被形成在装置 400的基板420的背面表面415的此像素区域400c上。装置400还包含一或 多个额外层425，用以插入在基板420的一背面表面415和一玻璃基板430之 间。
图5是依照本发明一较佳实施例的装置500—剖视图。参照图5，此装置 500包含图3H所示的实施例的一装置300。因此，装置500所包含的一电路 区域500a与图3H中的电路区域300a的组成成份与制造方法大体上相同。而 且装置500所包含的一对准标记区域500b与图3H中的对准标记区域300b的 组成成份与制造方法大体上相同。装置500还包含一像素区域500c。其中， 一显微透镜(microlens)和彩色滤光片所组成的像素阵列510被形成在装置 500的基板520的背面表面515的此像素区域500c上。装置500还包含一或 多个额外层525,用以插入在基板520的一背面表面515和一玻璃基板530之 间。
图4中的像素阵列410可利用对准标记区域400b中的对准标记来作一或 多个对准标记435来制造。图5中的像素阵列510可利用对准标记区域500b 中的对准标记来作一或多个对准标记535来制造。另外，图4中的像素阵列 410和(或)图5中的像素阵列510亦可以依据图1A中的方法100、图1B中 的方法115、图2A到2C中的装置200的制造方法、禾B (或)图3A到3H中 的装置300的制造方法的一或多个步骤来制造。举例来说，此对准标记和(或) 工艺有助于减少覆盖误差(overlay tolerance)，使得覆盖误差减少40nrn到数 百nm。此对准标记和(或)工艺亦可明显的增进像素表现。
图6A是依照本发明一较佳实施例在制造流程的中间步骤中的一装置600 的剖视图。图6A所示的制造阶段中，此装置600包含图3H所示的实施例的 一装置300。因此，装置600所包含的一电路区域600a与图3H中的电路区域 300a的组成成份与制造方法大体上相同。而且装置600所包含的一对准标记 区域600b与图3H中的对准标记区域300b的组成成份与制造方法大体上相同。 装置600还包含一像素区域600c。其中， 一显微透镜(microlens)和彩色滤 光片阵列被形成在装置600的基板620的背面表面615的此像素区域600c上。
在图6A所示的制造阶段中， 一保护层630被沉积在基板620的背面表面 615之上。保护层635是依据基板620的背面表面615和从背面表面615延伸而出的对准标记635的暴露出的末端637的需求沉积而成的。如果在形成像素 阵列时，使用传统背面照明传感器来进行一或多个对准步骤，光学感测装置所 发出的光无法透过保护层630，造成对准无法精确。然而，根据本发明的一或 多个实施例，从基板620的背面表面615延伸出来的对准标记635，使得覆盖 在暴露出来的末端637上面的保护层630相对在背面表面615有高度差，而因 此可以被光学感测装置所侦测到。图6B是图6A中的装置600在接下来的制 造流程中的一剖示图。在图6B所绘示的制造阶段中，可使得图6A中被图刻 的光阻层640因此可以在制造像素列阵的过程中被精确的对准。
由以上各图可知，本发明是一装置。此装置包含一集成电路和一对准标记。 集成电路配置在一基板的第一区域，且此集成电路有一第一表面和一第二表 面，其中第一表面和第二表面是两相对的主要表面。对准标记配置在基板的第
二区域并穿透此基板以延伸出第一表面和第二表面。此对准标记会延伸出第一 表面和第二表面的其中之一，或此对准标记亦可延伸出第一表面和第二表面。 此对准标记包含多个对准标志，其中各对准标志皆穿透基板以延伸出第一表面 和第二表面。第二区域插入在第一区域和基板的一边缘之间。且第二区域包含 一划线区。
本发明亦揭露一在背面表面形成对准标记的方法。此方法包含在第一基板 形成一凹槽，其中此第一基板包含两相对的主要表面第一表面和第二表面。 在第一表面的一第一区域配置多个晶体管。另外，形成一凹槽的步骤包含在一 第二区域形成此凹槽。然后在凹槽填入一材料，并把此填入在凹槽内的材料平 坦化。其中，凹槽内填入的材料包含金属成份，且填入的材料对于化学机械研 磨法的阻抗比该第一基板和该第二基板的至少其中之一的一大部分区域对于 化学机械研磨法的阻抗高。在凹槽填入材料之前，此方法还包含沉积一绝缘层。 此方法还包含耦合第一基板和第二基板，使得第一基板的第一表面比第二表面 更接近一第二基板。接下来利用平坦化第二表面使第一基板薄化到至少暴露出 凹槽内的材料。形成凹槽的步骤包含在第二区域形成多个凹槽。在凹槽内填入 一材料的步骤包含在每个凹槽内填入此材料。把凹槽内的材料平坦化的步骤包 含把每个凹槽内的材料平坦化。薄化第一基板的步骤包含利用平坦化第一基板 的第二表面把第一基板至少薄化到暴露出每一凹槽内的材料。第二区域包含一 划线区。本发明亦揭露一在背面表面形成对准标记的方法。此方法包含在一第一基 板上沉积一第一层、在此第一层上形成一第一孔、并透过第一孔蚀刻第一基板， 以在第一基板上形成有一第一深度的一第一凹槽。此方法还包含在第一层形成 一第二孔，并透过第二孔蚀刻第一基板，以在第一基板形成有一第二深度的一 第二凹槽，其中第二深度略浅于第一深度。此方法还包含把一材料填入第一凹 槽与第二凹槽、平坦化第一凹槽与第二凹槽内的材料、把第一基板与一第二基
板耦合，且利用平坦化第一基板的一背面表面使第一基板薄化到暴露出第一凹 槽内的材料。耦合第一基板与第二基板的步骤包含对第一基板与第二基板作晶 片黏合。薄化第一基板的歩骤包含研磨第一基板的背面表面。薄化第一基板的 步骤亦包含用一湿式蚀刻工艺以蚀刻第一基板的背面表面，且其中湿式蚀刻工 艺蚀刻第一基板的背面表面的速率比湿式蚀刻工艺蚀刻凹槽内的材料的速率 快。薄化第一基板的步骤亦包含利用平坦化第一基板的背面表面使第一基板薄 化到第一凹槽内的材料突出在背面表面，其中第一凹槽内的材料突出的范围在
约5nm到约2000nm之间。形成第一孔的步骤包含在第一基板的一第一区域形 成第一？L，且形成第二孔的步骤包含在第一基板的一第二区域形成第二 L其 中第一区域包含一划线区。此方法还包含在以下步骤之前，移除第一层沉积 第二层、把第一基板与第二基板耦合、和薄化第一基板。在第一层被移除之后， 在每一个第一与第二凹槽内的材料皆以一第一方向延伸出第一基板，且在每一 个第一凹槽内的材料亦会以一第二方向延伸出第一基板，其中第一方向大致上 与第二方向相反。此填入的材料包含一介电材料。
虽然本发明已以一较佳实施例揭露如上，然其并非用以限定本发明，任何 熟悉此技术的人员，在不脱离本发明之精神和范围内，当可作各种的更动与润 饰，因此本发明的保护范围当视所附的权利要求书所界定的范围为准。
权利要求
1、一种在背面表面形成对准标记的装置，其特征在于，包含一集成电路，位于一基板的一第一区域，其中该基板有一第一表面和一第二表面，且该第一表面和该第二表面为该基板的两个相对的主要的表面；以及一对准标记，位于该基板的一第二区域，且该对准标记穿透该基板，并延伸在该第一表面和该第二表面之间。
2、 根据权利要求1所述的装置，其特征在于，该对准标记延伸而突出于 该第一表面和该第二表面的其中之一。
3、 根据权利要求1所述的装置，其特征在于，该对准标记包含多个对准 标志，且每一该多个对准标志穿透该基板，并延伸在该第一表面和该第二表面 之间。
4、 根据权利要求1所述的装置，其特征在于，该第二区域位于该第一区 域和该基板的一边缘之间。
5、 一种形成一对准标记的方法，其特征在于，该方法包含以下步骤 在一第一基板形成一凹槽，其中该第一基板包含一第一表面和一第二表面，且该第一表面和该第二表面为该基板的两个相对的主要的表面，其中多个 晶体管位于该第一表面的一第一区域，且其中形成该凹槽包含在该第一表面的 一第二区域形成该凹槽； 用一材料填满该凹槽；平坦化该凹槽内的该材料；耦合该第一基板和一第二基板，使得该第一基板的该第一表面比该第一基 板的该第二表面更接近该第二基板；以及利用平坦化该第一基板的该第二表面把该第一基板至少薄化到该凹槽中 的该材料暴露出来。
6、 根据权利要求5所述的方法，其特征在于，该材料包含一金属成份， 且其中该方法在用该材料填满该凹槽的步骤前还包含在该凹槽沉积一绝缘层。
7、 根据权利要求5所述的方法，其特征在于，该材料对于化学机械研磨 法的阻抗比该第一基板和该第二基板的至少其中之一的一大部分区域对于化 学机械研磨法的阻抗高。
8、 根据权利要求5所述的方法，其特征在于，其中 形成该凹槽的步骤包含在该第二区域形成多个凹槽； 填满该凹槽的步骤包含用该材料填满每一该多个凹槽； 平坦化该材料包含平坦化每一该多个凹槽内的该材料；以及 把该第一基板薄化的步骤包含利用平坦化该第一基板的该第二表面至少薄化到每一该多个凹槽中的该材料暴露出来。
9、 一种形成一对准标记的方法，其特征在于，该方法包含 在一第一基板上沉积一第一层； 在该第一层形成一第一孔；从该第一孔对该第一基板蚀刻以形成一第一凹槽，其中该第一凹槽延伸入 该第一基板至一第一深度；在该第一层形成一第二孔；从该第二孔对该第一基板蚀刻以形成一第二凹槽，其中该第二凹槽延伸入 该第一基板至一第二深度，且该第二深度比该第一深度浅； 用一材料填满该第一凹槽和该第二凹槽； 平坦化该第一 凹槽和该第二凹槽内的材料；在该第一凹槽和该第二凹槽内被平坦化的材料上，沉积一第二层； 耦合该第一基板和一第二基板，并用该第二层的至少一个区域隔离该第一基板和该第二基板；以及利用平坦化该第一基板的一背面表面把该第一基板至少薄化到暴露出该第一凹槽中的该材料。
10、 根据权利要求9所述的方法，其特征在于，薄化该第一基板的步骤包 含至少用一湿式蚀刻工艺以蚀刻该第一基板的该背面表面，且其中该湿式蚀刻 工艺蚀刻该第一基板的该背面表面的速率比该湿式蚀刻工艺蚀刻该材料的速 率快。
11、 根据权利要求9所述的方法，其特征在于，薄化该第一基板的步骤包 含把该第一基板的该背面表面平坦化至该凹槽中的该材料从背面表面延伸出 5nm到2000nm之间。
12、 根据权利要求9所述的方法，其特征在于，形成该第一孔的步骤包含 在该第一基板的一第一区域形成该第一孔，形成该第二孔的步骤包含在该第一基板的一第二区域形成该第二孔，且该第一区域包含一划线区域。
13、 根据权利要求9所述的方法，其特征在于，还包含移除该第一层，其 中在以下步骤之一之前执行移除该第一层的步骤沉积该第二层；耦合该第一基板和该第二基板；以及 薄化该第一基板。
14、 根据权利要求13所述的方法，其特征在于，在该第一层被移除的步 骤后，在该第一凹槽与该第二凹槽内的该材料皆分别从该第一基板往一第一方 向延伸出来，且在该第一凹槽中的该材料从该第一基板往一第二方向延伸出 来，该第二方向与该第一方向为相反方向。
全文摘要
本发明涉及一种在背面表面形成对准标记的装置，包含一集成电路和一对准标记。集成电路位于一基板的一第一区域，其中此基板有一第一表面和一第二表面，且第一表面和第二表面为此基板的两个相对的主要的表面。对准标记位于基板的一第二区域，且该对准标记穿透该基板，并延伸在该第一表面和该第二表面之间。另外，对准标记延伸而突出于第一表面和(或)第二表面，和(或)此对准标记包含多个相似的对准标志。第二区域位在第一区域和基板的边缘之间，且第二区域包含一划线区。本发明亦揭露一种在背面表面形成对准标记的方法。
文档编号H01L23/544GK101452912SQ200810181459
公开日2009年6月10日 申请日期2008年11月14日 优先权日2007年12月6日
发明者伍寿国, 刘人诚, 杨敦年 申请人:台湾积体电路制造股份有限公司