专利名称：动态随机存取内存结构及其制造方法
技术领域：
随着各种电子产品朝小型化发展的趋势，DRAM组件的设计也必须符合 高集成度、高密度的要求。沟槽电容DRAM组件结构即为业界所广泛采用 的高密度DRAM架构之一，其在半导体基材中蚀刻出深沟槽并在其内制成 沟槽电容，因而可有效缩小存储单元的尺寸，妥善利用芯片空间。但是，不 论是沟槽式或堆叠电容DRAM组件结构，均已面临特征尺寸的限制，难以 在有限的存储单元阵列布局尺寸下增加电容。
曾有已知技术于一 DRAM组件结构中使用到沟槽电容及堆叠电容二者。 例如，美国专利第5,920,785号揭示一种合并堆叠电容与沟槽电容的动态随 机存取存储单元与阵列，其为一种双位动态随机存取存储单元，具有两个传 递晶体管、 一个沟槽电容、及一个堆叠电容。两个传递晶体管各具有与位线
与字线电压产生器连接的栅极以控制双位动态随机存取存储单元的启动，以 及漏极。因此，其沟槽电容与堆叠电容是个别独立使用的电容，所能达到的 电容值仅是各电容的电容量大小。
又例如，美国专利第6,018,177号揭示一种动态随机存取存储单元，其 可利用四阶的储存电荷来储存二位的数字数据。此种四阶动态随机存取存储 单元包括有一传送晶体管、 一渠沟式电容以及一堆叠电容。传送晶体管包括 一源极、 一栅极与一漏极，其中源极连接到位线电压产生器，用以控制四阶 动态随机存取存储单元内的电荷置换，而栅极则连接到字线电压产生器，用 以控制动态随机存取存储单元的启动。沟槽电容包括一上电极连接到漏极、 以及一下电极连接到基底偏压。堆叠电容则包括有第一电极连接到漏极、以 及第二电极连接到耦合栅极电压产生器。耦合栅极电压产生器可以提供四阶 的电压，用以表示要储存在四阶动态随机存取存储单元中的电荷位准。 一内 联机区块连接沟槽电容的上电极至堆叠电容的第 一电极，渠沟式电容和堆叠 电容之间的联机点形成储存节点，用以保存电荷位准，而此电荷位准即表示 数字数据的两个位状态。沟槽电容有一电极连接到基底偏压，堆叠电容则有一电极连接到耦合栅极电压产生器，二者为个别独立使用的电容构造，所能 达到的电容值仅是各电容的电容量大小。
然而，在现有的特征尺寸限制下，为了符合高集成度、高密度的要求，
对于具有增加的电容值的新颖DRAM组件结构，仍有其需求。
发明内容
本发明的一目的是提供一种DRAM结构及其制法，此种DRAM结构具 有一合并的沟槽电容结构与堆叠电容结构的电容，而可在特征尺寸的限制下 增加电容值。
依据本发明的DRAM结构，包含有 一基底； 一凹入式栅极晶体管， 位于该基底内，该凹入式栅极晶体管具有一栅极导电层、 一第一源/漏极、及 一第二源/漏极，该栅极导电层自该基底内延伸至该基底上； 一沟槽电容结构，
位于基底中，沟槽电容结构与第一源/漏极电性连接； 一第一导电结构，位于 沟槽电容结构上而与沟槽电容结构接触； 一堆叠电容结构，位于第一导电结 构上而与第一导电结构接触，其中，沟槽电容结构的下电极与堆叠电容结构 的上电极电连接而成为一共同电极；以及一位线，位于第二源/漏极的上方而 与第二源/漏极电性连接，并且位线的顶部低于栅极导电层的顶部。
依据本发明的制造DRAM结构的方法，包括下列步骤提供一基底； 在基底中形成一沟槽电容结构；在沟槽电容结构的顶部形成一顶部绝缘层； 在基底上形成一位线接触插塞及一位线；在位线旁的基底中形成一凹入式栅 极晶体管结构，包括一栅极导电层、 一第一源/漏极与沟槽电容结构电相连、 及一第二源/漏极与位线接触电相连，该栅极导电层自基底内延伸至基底上， 栅极导电层的顶部高于位线的顶部；通过顶部绝缘层形成一第一导电结构于 沟槽电容结构上而与沟槽电容结构接触；及在第一导电结构上形成一堆叠电 容结构而与第 一导电结构接触。
图1至5绘示制造依据本发明的DRAM结构的方法的一具体实施例的 截面示意图。
图6显示依据本发明的DRAM结构阵列的部分布局示意图。 图7显示图6的对应部件个别的布局示意图。图8及9绘示制造依据本发明的DRAM结构的方法的另一具体实施例 的截面示意图。
图IO显示依据本发明的DRAM结构的阵列电路示意图。
附图标记说明
10基底12沟槽电容结构
14电容介电层16导电层
18氧化层20浅沟绝缘层
21单边埋入导电带22沟槽上盖层
24绝缘层26多晶娃层
28鴒金属层30
31位线32保护层
34凹入式栅极晶体管36栅极氧化层
38侧壁介电层39凹入式4册极通道
40栅极导电层41凹槽
42介电层43沟槽
44导电插塞46层间介电层
48连接垫49第 一金属内联机
50插塞52层间介电层
54凹槽56导电插塞
58堆叠电容结构60导电层
62介电层64导电层
66层间介电层68金属内联机
69有源区域70凹槽
72接触插塞74金属内联机
WL字线BL位线
TC沟槽电容结构SC堆叠电容结构
VP电才及电压
具体实施例方式
依据本发明的DRAM结构具有若干特征，例如具有一凹入式的晶体管结构，字线直接与晶体管的栅极相接合；具有一合并沟槽与堆叠电容结构 的电容，电容的沟槽部(沟槽电容结构)位于基底中，电容的堆叠部(堆叠电容 结构)位于基底上方，沟槽部与堆叠部二者以一导电结构相连接，由电容的 沟槽部作为一电极以一单边埋藏式导电带(single-sided buried strap, SSBS)与 晶体管结构的源/漏极电性连接，由电容的沟槽部的下电极与堆叠部的上电极 电连接而作为一共同电极，即为电容的另一电极；以及，字线(word line)高 于位线(word line-over-bit line, WOB)等特征。如此的结构，可使得总电容值 为二电容的电容值之和，而达成在既有的特征尺寸限制内增加电容值的目 的。
电容结构中连接沟槽部与堆叠部的导电插塞可充分利用相邻二位线之 间的位置来制得，因此，可将依据本发明的DRAM结构轻易的配置成棋盘 式阵列布局。
再者，在依据本发明的DRAM结构中，与字线(又称为栅极导电层)经由 导电插塞电相连的第一金属内联机与电容的堆叠部可有两种不同的高度配 置， 一种是电容的堆叠部的位置可高于第一金属内联机的位置，另一种是第 一金属内联机可位在电容的堆叠部的正上方。
下述具体实施例说明制造本发明的DRAM结构的方法，此DRAM结构 为棋盘式阵列布局。请一并参阅图1至5及图6。图6显示所得的DRAM结 构阵列的部分布局示意图。图7则显示图6的相关部件个别位置的布局，以 帮助阅图。如图l所示，首先，提供一基底10，例如半导体基底。然后，在 基底10中形成多个沟槽电容结构12，作为本发明的电容的沟槽部。沟槽电 容结构的型态并无特别限制，可为已知的结构。图示中的沟槽电容结构12 仅是一个例子，其包括一电容介电层14、导电层16、氧化层18、浅沟绝缘 层20、及一单边埋入导电带21。导电层16用来作为沟槽电容结构12的上 电极。沟槽电容结构12的制作方法为已知技艺，因此其详细制作过程不再 赘述。此外，为了简化说明，沟槽电容结构12的埋入式电容下电极(buried plate)并未特别显示在图中。此外，在各沟槽电容结构12上沉积并蚀刻而形 成一沟槽上盖层22，例如TEOS (tetmethylorthosilicate，四乙基正硅酸盐)氧 化层。
接着，请参阅图2，在基底10及沟槽上盖层22表面上覆盖一毯状绝缘 层24，例如TEOS氧化层。蚀刻邻接沟槽上盖层22的部分绝缘层24以形成开口而露出基底IO，以供位线的接触使用。接着，使用例如低压化学气相沉
积(low pressure chemical vapor deposition, LPCVD)法形成一多晶石圭层26,填 入上述开口与基底10接触，作为位线接触。再使用例如LPCVD法于多晶硅 层26上形成一鴒金属层28。再于鴒金属层28上覆盖一盖层(cap layer) 30， 例如氮化硅层。然后，进行光刻及蚀刻工艺，定义出各位线31。可再进一步 于位线壁上形成一保护层32,例如氮化硅层、或氮化硅-氧化硅-氮化硅层。
接着，请参阅图3，定义一光阻层于盖层30上，使具有开口，以在二位 线之间的基底IO蚀刻出多个栅极沟槽，以制作凹入式栅极晶体管34。凹入 式栅极晶体管34包括一栅极氧化层36、 一侧壁介电层38、及一栅极导电层 40,而具有凹入式栅极通道39(请参阅图6)。晶体管的源/漏极掺杂区可在沟 槽电容结构的单边埋入导电带制造过程中即以加热扩散方式形成。栅极导电 层40由栅极沟槽延伸至二个位线之间的基底上方，填满二个位线之间的空 隙。凹入式栅极晶体管34可为已知的结构，其制作方法为已知技艺，因此 详细制作过程不再赘述。接着，移除光阻层，全面覆盖一介电层42,例如 TEOS氧化层。将介电层42平坦化，并经光刻及蚀刻工艺，以于沟槽电容结 构12上方贯通沟槽上盖层22、绝缘层24、及介电层42，而形成凹槽41。 另于介电层42中形成一沟槽43,使其接在栅极导电层40的顶部。然后，形 成一导电层，例如多晶硅层或金属层，填入凹槽41及沟槽43，再经平坦化， 移除多余的导电层，而在凹槽41中形成导电插塞44与沟槽电容结构12相 连接，及在沟槽43中形成与栅极导电层40合为一体的导电层。导电插塞44 又称为接触节点。
接着，请参阅图4，于栅极导电层40上形成一连接垫(landingpad)48, 供与金属内联机(例如第一金属内联机49>1妄合的用，使栅极导电层40与金 属内联机电相连。由于欲使金属内联机与栅极导电层大致上垂直相交，因此 使连接垫48向与位线31大致平行的方向延伸至具有足以供金属内联机接合 的距离，以供金属内联机的连接的用，如此可让开空间，供后续制作用来合 并电容的沟槽部与堆叠部的导电结构。意即，连接垫48的位置高于位线31 而低于后续制作的堆叠电容结构，使连接于其上的第一金属内联机49的位 置高于位线31而低于堆叠电容结构，因此，第一金属内联机49与导电结构 实质上不在同一截面上。形成连接垫48、金属内联机的方法可为如已知的镶 嵌工艺或金属蚀刻工艺，以将连接垫48、金属内联机形成于层间介电层46之中，在此不再赘述。可视需要进一步形成插塞50，以巩固连接垫48及金
属内联机的结构。
接着，请参阅图5，形成导电插塞56,此可使用镶嵌工艺达成。例如， 形成一层间介电层52，例如TEOS氧化层，再于层间介电层52及46中形成 一凹槽54，露出导电插塞44，填入导电材料，例如镇，然后进行化学机械 抛光(chemical mechanic polishing, CMP)以平坦4匕，并形成导电插塞56。故， 导电插塞56与导电插塞44衔接，作为一导电结构。导电插塞56可作为贮 存节点。接着，于导电插塞56上形成一堆叠电容结构58。在此具体实施例 中，位于层间介电层66中的堆叠电容结构58包括作为下电极板的一导电层 60、 一介电层62、及作为上电极板的一导电层64。导电层60与导电插塞56 接触。而堆叠电容结构58的上电极板64与沟槽电容结构12的下电极(即电 容介电层14附近的基底IO)可在DRAM阵列区外的边界区通过导电插塞以 及金属内联机而电连接，具有相同电位，例如可4妾地。因此，沟槽电容结构 12与堆叠电容结构58可经由导电结构(即，导电插塞44及56)合并为一个电 容结构，其电容值较先前技术的电容值大为增加。堆叠电容结构58可为已 知的结构，并无特别限制。制作堆叠电容结构58的方法可为如已知的方法， 于此不再赘述。
在此具体实施例中，堆叠电容结构58的位置高于第一金属内联机(metal l)的位置，在俯视此DRAM结构时，可看到第一金属内联机49位于二相邻 的有源区域69之间，不与有源区域69重叠。
可进一步在层间介电层66上制作金属内联机68,例如第二金属内联机 (metal 2)，即，位于堆叠式电容结构58的上方。
上述具体实施例中，堆叠电容结构58的位置高于第一金属内联机的位 置。依据本发明的另一具体实施例中，将堆叠电容结构58的位置配置于低 于第一金属内联机的位置。例如，在如图3所示制作完导电插塞44与栅极 导电层40之后，接着即在导电插塞44上形成导电插塞56，如图8所示。然 后，在导电插塞56上形成一堆叠电容结构58。接着，请参阅图9，在形成 凹槽70贯通层间介电层46及66后，露出栅极导电层40,然后填入导电材 料至凹槽70中，形成接触插塞72,与栅极导电层40接触。如此，接触插塞 72的顶部高于堆叠电容结构58,因此，可直接将第一金属内联机74形成于 堆叠电容结构58上方，使第一金属内联机74与栅极导电层40大致垂直相交，并经由接触插塞72电相连。
依据本发明的DRAM结构中使用的介电层或层间介电层等，可包括例 如硅氧化物，常用的有TEOS氧化物。所使用的导电插塞、接触插塞、或插 塞可包括例如多晶硅或金属等导电材料，金属中又可举例为鴒金属。所使用 的金属内联机或连接垫可包括例如金属，金属中又可举例为钨金属。使用钨 金属时，可进一步在钨金属与层间介电层之间形成一障壁层，以避免金属扩 散至层间介电层。
图IO显示依据本发明的DRAM结构的阵列电^各示意图，以帮助更了解 本发明的用途。各字线WL连接晶体管T的栅极，位线BL连接晶体管T的 源极，依据本发明的沟槽电容结构TC与堆叠电容结构SC由导电结构接触 而合并，以沟槽电容结构TC经由单边埋入导电带与晶体管T的漏极电相连， 而沟槽电容结构TC的另一电极与堆叠电容结构SC的另一电极则经由导线 在阵列区外的边界区电相连，而有共同的电极电压VP。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的等同变 化与修饰，皆应属本发明的涵盖范围。
权利要求
1.一种动态随机存取内存结构，包含有一基底；一凹入式栅极晶体管，位于该基底内，该凹入式栅极晶体管具有一栅极导电层、一第一源/漏极、及一第二源/漏极，该栅极导电层自该基底内延伸至该基底上；一沟槽电容结构，位于该基底中，该沟槽电容结构经由一单边埋藏式导电带与该第一源/漏极电性连接；一第一导电结构，位于该沟槽电容结构上方而与这些沟槽电容结构接触；一堆叠电容结构，位于该第一导电结构上方而与该第一导电结构接触，其中，该沟槽电容结构的下电极与该堆叠电容结构的上电极电连接而成为一共同电极；及一位线，位于该第二源/漏极的上方而与该第二源/漏极电性连接，并且该位线的顶部低于该栅极导电层的顶部。
2. 如权利要求1所述的动态随机存取内存结构，其特征在于该第一导电 结构包括一导电插塞，其配置于该沟槽电容结构上方而与该沟槽电容结构接触；及一接触节点，其配置于该导电插塞上方而与该导电插塞接触。
3. 如权利要求2所述的动态随机存取内存结构，其特征在于该导电插塞 包括多晶硅或金属，及该接触节点包括钨金属。
4. 如权利要求1所述的动态随机存取内存结构，其特征在于进一步包括 一第一金属内联机，与该栅极导电层交错配置，且该第一金属内联机与该栅 极导电层经由一第二导电结构连接。
5. 如权利要求4所述的动态随机存取内存结构，其特征在于该第二导电 结构包括一连接垫，位于该一册极导电层上并以与该位线大致平行的方向延伸，以 供与该第 一金属内联机的接合。
6. 如权利要求5所述的动态随机存取内存结构，其特征在于该连接垫的 位置高于该位线而低于该堆叠电容结构，使连接于其上的该第一金属内联机的位置高于该位线而低于该堆叠电容结构，而与该第一导电结构实质上不在 同一截面。
7. 如权利要求4所述的动态随机存取内存结构，其特征在于该第二导电 结构包括一导电插塞，其位于该栅极导电层上对应于该晶体管的位置，而其下端 与该栅极导电层接触，其上端具有较该堆叠电容结构为高的高度，使连接于 其上端的该第一金属内联机于该堆叠电容结构上方越过。
8. —种制造动态随机存取内存结构的方法，包括 提供一基底；在该基底中形成一沟槽电容结构；在该沟槽电容结构的顶部形成 一 顶部绝缘层；在该基底上形成一位线接触及一位线；在该位线旁的该基底中形成一晶体管结构，包括一栅极导电层、与该沟 槽电容结构电相连的一第一源/漏极、及与该位线接触电相连的一第二源/漏 极，该栅极导电层自该基底中延伸至该基底上，该栅极导电层的顶部高于该 位线的顶部；通过该顶部绝缘层形成一第 一导电结构于该沟槽电容结构上方而与该 沟槽电容结构接触；及在该第一导电结构上方形成一堆叠电容结构而与该第一导电结构接触。
9. 如权利要求8所述的制造动态随机存取内存结构的方法，其特征在 于，该第一导电结构包括形成于该沟槽电容结构上的一导电插塞及形成于该 导电插塞上的一接触节点。
10. 如权利要求8所述的制造动态随机存取内存结构的方法，其特征在 于，在形成该第一导电结构之前，进一步包括于该栅极导电层上形成一连接 垫以与该位线大致平行的方向延伸至具有足以供一第一金属内联机接合的 距离，及形成该第一金属内联机，使该第一金属内联机与该栅极导电层交错 配置并经由该第二导电结构电相连。
11. 如权利要求8所述的制造动态随机存取内存结构的方法，其特征在 于，在形成该堆叠电容结构之后，进一步包括于该栅极导电层上形成一接触 插塞，及形成一第一金属内联机与该栅极导电层交错排列，并经由该接触插 塞互相电相连，其中该第一金属内联机高于该堆叠电容结构的顶部。
全文摘要
本发明公开了一种动态随机存取内存结构及其制造方法，该结构包含有一凹入式栅极晶体管，位于基底内；一沟槽电容结构，位于基底中，沟槽电容结构与凹入式栅极晶体管的第一源/漏极电性连接；一第一导电结构，位于沟槽电容结构上而与沟槽电容结构接触；一堆叠电容结构，位于第一导电结构上而与第一导电结构接触，其中，沟槽电容结构的下电极与堆叠电容结构的上电极电连接而成为一共同电极；以及一位线，位于凹入式栅极晶体管的第二源/漏极的上方而与第二源/漏极电性连接，并且位线的顶部低于凹入式栅极晶体管的栅极导电层的顶部。
文档编号H01L27/108GK101656254SQ20081021421
公开日2010年2月24日 申请日期2008年8月21日 优先权日2008年8月21日
发明者黄文魁 申请人:南亚科技股份有限公司