专利名称：层叠体及其制造方法
技术领域：
本发明涉及例如内部配置有电阻的陶瓷多层衬底等的层叠体及其制造方法。
背景技术：
在小型电子装置等中安装的芯片电阻器中，在绝缘性衬底上的相对置的位置上配置焊盘电极，以把这些焊盘电极之间桥接的状态形成电阻体。在这样的电阻器中，通过焊盘电极把电阻体与外部电极连接时，层叠体内的电阻体占有的面积，不仅是该电阻体，还要加上焊盘
电极的面积。因此，在例如日本特开平6-77660号公报中提出了，具有不i殳置这样的电极，而在通路孔(via hole)的正上方形成电阻体，与该通路孔内的导体直接连接的结构的电路衬底。
另外，在内部设有电阻体(电阻层)的以往的芯片电阻器中，由于从层叠绝缘体的端面露出的电阻膜的面积小，所以存在该电阻膜的端面与外部电极的接合缺乏稳定性、可靠性的问题。鉴于这样的问题，在例如日本特开平7-201539号公报中公开了增大电阻膜的露出面积的技术。
在上述的特开平6-77660号公报中记载的陶瓷电路衬底的情况下，虽然通过无需电极就可以实现电路村底的高密度安装化或小型化，但必须另行设置电阻值测定用的端子和为此设置的内层图案。因此，存在高密度化受制约的问题。另外，这样的以往的陶瓷电路衬底，由于用激光进行微调(trimming)而对电阻值进行修正等的原因，而采用在衬底的最上面形成电阻体的衬底结构。这样的结构还存在不能在层间配置有电阻体的多层电阻体结构的陶瓷电路衬底中使用的问题。
4另一方面，在日本特开平7-201539号公报中记载的芯片电阻器中，外部电极与电阻体的连接状态，即电阻膜与导体部的连接性，依赖于在绝缘体的端面露出的电阻膜的截面的面积，且从电阻膜的性质考虑，其面积的增大是有极限的。其结果，为了成为确保了与外部电极的完全连接性的芯片电阻器，需要高级的制造技术。
本发明正是鉴于上述问题而提出的，其目的在于提供可以节省空间且抑制了内层电阻的电阻值的波动的陶资层叠体及其制造方法。
发明内容
为了实现上述目的，本发明是一种由多个生片(green sheet)层叠而成的层叠体，其特征在于包括在上述层叠体的内部形成的内层电阻体；在上述层叠体的外部端面上配置的外部电极；以及把上述内层电阻体与上述外部电极导通的第一通路电极，且上述第一通路电极由在上述内层电阻体的端部并联配置的多个通路电极(via electrodes )构成。另外，根据本发明的层叠体，其特征在于还包括把在不同的层上配置的多个内层电阻体相互导通的第二通路电极，且上述笫二通路电极由在上述多个内层电阻体的端部并联配置的多个通路电极构成。
而且，本发明的特征在于上述外部电极配置在上述层叠体的层叠方向的上表面和下表面上，上述多个通路电极由把上述内层电阻体的一个端部与上迷上表面侧的外部电极导通的并联配置的至少两个通路电极、和把上述内层电阻体的另一个端部与上述下表面侧的外部电极导通的并联配置的至少两个通路电极构成。
另外，本发明的特征在于上述外部电极配置在上述层叠体的层叠方向的上表面和下表面上，构成上述第一通路电极的多个通路电极，由把上述内层电阻体的一个端部与上述上表面侧的外部电极导通的并联配置的至少两个通路电极、和把上述内层电阻体的另一个端部与上述下表面侧的外部电极导通的并联配置的至少两个通路电极构成，构成上述第二通路电极的多个通路电极，由把上述多个内层电阻体的相对置的面的端部相互导通的并联配置的至少两个通路电;f及构成，且根据上述多个内层电阻体的层构成，在上述层叠方向上把上述相对置的面的一个端部相互之间和另一个端部相互之间交替导通。
根据本发明，通过具有上述的构成，不仅可以实现层叠体(层叠衬底)的高密度安装和小型化(节省空间)，而且可以减小内层电阻体的电阻值的波动。另外，可以提供提高了内设电阻与外部电极的连接性的陶瓷层叠体。
图l是示出根据本发明的第1实施方式例的陶瓷多层衬底的结构的图。
图2是示出根据本发明的第1实施方式例的陶瓷多层村底的制造工序的流程图。
图3是根据本发明的第1实施方式例的、配置了多层结构的电阻体的陶瓷多层衬底的示意立体图。
图4是示出根据第1实施方式例的陶瓷多层衬底中的三个不同层结构例的剖面图。
图5是比较并示出根据第1实施方式例的陶瓷多层村底的耐电压特性的测定结果的图。
图6是示出根据本发明的第2实施方式例的、由多个层构成的陶瓷多层衬底的结构例的图。
图7是示出以往的芯片电阻器的结构例的图。
具体实施例方式
<第1实施方式例> '
参照附图详细说明根据本发明的实施方式例。图l是示出根据本发明的第1实施方式例的、作为层叠体的陶瓷多层衬底的结构的图。图1的(a)示出其示意立体图，图1的(b)示意性地示出从上部方向看该陶瓷多层衬底时的内部结构。在此，对陶瓷多层衬底的种类没有特别限定，但可以适用于例如，在电阻体衬底内部形成了多层布线
图案的陶瓷多层布线衬底，即低温烧结型共烧陶瓷LTCC (Low Temperature Co-fired Ceramics )多层电路衬底等。
如图1所示，根据第1实施方式例的陶瓷多层衬底10，在构成该 衬底的多个层中的预定的层上设置电阻体7。然后，在该电阻体7的 上表面的一个端部附近，为了连接作为外部电极的上部电极12和电阻 体7而配置并联的多个(在此是3个)通路电极3a，在电阻体7的下 表面的另一个端部附近，为了确保下部电极14和电阻体7的连接而配 置并联的多个通路电极3b。另外，针对根据本实施方式例的陶瓷多层 衬底中的通路电极，通过在通路电极3a、 3b中分别配置至少2个以上 的电极，可以减少通路填埋不良导致的导通不良。
下面，说明根据第1实施方式例的陶瓷多层衬底的制造工序。图 2是示出根据第1实施方式例的陶瓷多层衬底的制造工序的流程图。 在图2的步骤S1中，进行陶瓷粉的混合和粉碎。具体地说，把进行了 预定的称量的硼硅酸玻璃等的玻璃粉和氧化铝(A1203)粉、与包含粘 合剂、增塑剂、溶剂等的一般的有机载体混合、粉碎、脱泡之后，用 刮片等的方法制作预定厚度的陶瓷生片(形成陶瓷生带)。另外，作 为上述有机载体中使用的溶剂，使用例如甲乙酮和丙酮的混合溶剂， 作为树脂，使用例如聚乙烯醇缩丁醛树脂。
在步骤S3中，把在上述工序中制作的陶瓷生片切割成预定的大 小，在以下的各工序中制作预定的薄板。即，在步骤S4中，使用例如 沖切模具和冲床制作形成了通孔(trough hole)的薄板。然后，接着 在步骤S5中，向在上述步骤S4中形成的通孔填充使用了银(Ag)等 的导电浆料作为导电材料。该导电浆料具有例如银含量为85~90重量 o/0、银粒径为3~5|um、有机载体为10 15重量％的组成。
在步骤S6中，制作形成了电阻体的薄板。在此，例如，用预定 的印刷图案印刷由氧化钌系的材料构成的电阻体浆料。该电阻体浆料 是通过，例如，用3个辊子把作为导电材料的氧化钌、和以Si02、Al203、 BaO、 CaO为组成的玻璃，分散到由乙基纤维素和松油醇构成的载体中得到的。另外，作为电阻体浆料的玻璃成分，优选使用不会过度地 促进或阻碍电阻体周边的陶瓷的烧结的氧化物系的玻璃。作为这样的
玻璃，可以使用例如硼珪酸钡系玻璃、硼硅酸4丐系玻璃、硼珪酸钡4丐 系玻璃、硼硅酸锌系玻璃、硼酸锌系玻璃等。
在步骤S7中，制作印刷了外部电极的薄板。具体说，通过在薄 板上丝网印刷Ag、 Ag-Pd等的浆料并烧制，制作形成了上述的上面电 极和下面电极的薄板。另外，这些步骤S4和S5、 S6、以及随后的步 骤S7的工序，可以分别平行地进行，也可以按时间顺序进行。在后者 的情况下，对其执行顺序没有特别限制。
在步骤S8中，把如上所述地印刷了图案、形成了电阻体、并印 刷了外部电极的各生片按预定的顺序层叠起来。然后，用单轴冲床或 静水压冲床等，在90。C的温度下用30MPa的压力进行压接，制作层 叠陶瓷生坯(green block)。然后，在步骤S9中，沿该块的切割线形 成坯件(half cut)，接着在步骤S10中在例如800。C 900。C的温度范 围内进行除去粘合剂的处理和烧制。
图3是^f艮据本发明的第1实施方式例的、配置了多层结构的电阻 体的陶瓷多层衬底的示意立体图。图3所示的陶瓷多层衬底具有使图 1所示的陶资多层衬底中的电阻体进一步成为多层构成(在此为3层) 的结构。因此，在图3所示的陶瓷多层衬底20中，在预定的3个层上 分别配置电阻体27a、 27b、 27c，在它们中的位于上层的电阻体27a 的上表面的一个端部附近，为了连接作为外部电极的上部电极32和电 阻体27a而配置并联的3个通路电极23a。另外，在位于下层侧的电 阻体27c的下表面的一个端部附近，为了连接下部电极34和电阻体 27c而配置并联的3个通路电才及23d。
而且，为了使位于中间层的电阻体27b与在其上下配置的电阻体 27a和电阻体27c连接，而在电阻体27a和电阻体27b之间而配置并 联的3个通路电极23b，并在电阻体27b和电阻体27c之间而配置并 联的3个通路电极23c。更详细地说，在电阻体27a的配置了通路电 极23a的端部的相反侧端部的下表面与和该端部相对置的电阻体27b
8的上表面端部之间，并联配置通路电极23b;在电阻体27b的配置了 通路电极23b的端部的相反侧端部的下表面与和该端部相对置的电阻 体27c的上表面端部之间，并联配置通路电极23c。另外，在配置了 通路电极23c的端部的相反侧端部的下表面上，并联配置通路电极
这样，通过在多层上配置的多个电阻体各自的端部附近的上表面 或下表面上交互地并联配置通路电极，把这些多个电阻体配置成串联 连接，使多个电阻体在层叠体的层叠方向上延伸，所以能够实质性地 延长电阻体的L尺寸。其结果，即使陶瓷多层村底(层叠体)自身的 长度不延长到所需以上，如后所述，也能提高陶瓷多层村底的耐电压。
与此不同，在以往的芯片电阻器中，例如，如图7所示，通过使 焊盘电极205a、 205b之间的电阻体207自身的L尺寸增长，减小单 位长度上施加的电压，来提高耐电压。另外，对于图3所示的陶瓷多 层衬底20中的通路电极23a、 23b、 23c、 23d，也是通过在各通路电 极中分别配置至少2个以上的电极来谋求减少通路填充不良导致的导 通不良。
这样，在具有两层以上的多层结构的陶瓷多层衬底中，无需在衬 底内形成内层电阻时的焊盘电极，利用并联配置的多个通路电极把内 层电阻体与外部电极直接连接，另外，在配置有多个内层电阻体的多 层衬底中，利用并联配置的多个通路电极把内层电阻体之间相互直接 连接，由此可以实现多层衬底的空间节省和成本降低。而且，由于层 内没有焊盘电极，可以提高电阻体的电阻值的精度。
即，在以往的芯片电阻器中，电阻值因电阻体和焊盘电极的印刷 精度的影响而产生波动，但在根据本实施方式例的陶瓷多层衬底中， 由于是把并联配置的多个通路电极直接与内层电阻体连接的结构，所 以具有不受印刷精度左右、能够提高电阻体的电阻值的精度的优点。 另外，在内层形成电阻时，由于不能利用激光等调整电阻值，所以通 过把并联配置的多个通路电极与内层电阻体直接连接，提高电阻值的 精度，能够抵销这样的缺点。另外，在上述实施方式例中说明了陶瓷多层衬底的内层电阻体为
l层或3层的例子，但本发明并不仅限于这些例子，也可以是2层结 构、4层结构、或更多层的多层结构。
下面，说明多层且串联地配置有多个电阻体的陶瓷多层衬底的耐 电压。图4是示出根据第1实施方式例的陶瓷多层衬底中的三个不同 层结构例的剖面图。图4的(a)所示的陶瓷多层衬底具有这样的层结 构，即，在12层中的中间层上配置电阻体47，该电阻体47用并联配 置的多个通路电极43a与上部电极42连接，用同样地并联配置的多个 通路电极43b与下部电极44连接。另外，图4的(b)所示的陶资多 层衬底具有这样的层结构，即，把12层3等分，分别在第4层和第5 层之间、第8层和第9层之间配置电阻体57a、 57b。然后，电阻体57a 通过并联配置的多个通路电极53a与上部电极52连接，电阻体57b 通过并联配置的多个通路电极53c与下部电极54连接。而且，构造成， 利用并联配置的多个通路电极53b把电阻体57a与电阻体57b相互连 接。
图4的(c)所示的陶瓷多层衬底具有在3层上配置了电阻体的 结构，具体地说，具有这样的结构，即，从上面数，分别在第2层和 第3层之间、第6层和第7层之间、第IO层和第ll层之间配置电阻 体67a、 67b、 67c。然后，利用并联配置的多个通路电极63a把上部 电极62与电阻体67a连接，利用并联配置的多个通路电极63b把电阻 体67a与电阻体67b相互连接，并且，利用并联配置的多个通路电极 63c把电阻体67c与电阻体67b相互连接，进而，利用并联配置的多 个通路电极63d把电阻体67c与下面电极64连接。
图5是比较并示出图4所示的各陶瓷多层衬底的耐电压特性的测 定结果。图5中，横轴是陶瓷多层村底的上部电极与下部电极之间的 施加电压(V)，纵轴是此时的电阻值的变化AR (%)。从图5可以 看出，通过在陶瓷多层衬底内在多层上配置电阻体，层数越多，电阻 值变化越小。即，利用多层结构延长电阻体的L尺寸，其结果，提高 陶瓷多层衬底的耐电压特性。
10<第2实施方式例>
下面，说明根据本发明的第2实施方式例。图6示出根据本发明 的第2实施方式例的陶瓷多层衬底的结构，图6的(a)示出陶瓷多层 衬底的内部构造的示意立体图，图6的(b)示意性地示出从上面看图 6的(a)的陶瓷多层衬底时的内部结构。
在图6所示的陶瓷多层衬底中，在构成陶瓷多层衬底(层叠体) 100的层叠体的预定层的衬底上，在相对置的位置上配置焊盘电极 105a、 105b，以跨过这些焊盘电极105a、 105b之间的方式桥接电阻体 107。然后，在各焊盘电极105a、 105b上设置并联的多个(在图6所 示的例子中为3个)通路电极103a、 103b。通过成为这样的结构，通 路电极103a、 103b的一个端部与焊盘电才及105a、 105b连冲矣，同时另 一个端部与外部电极(上部电极102、下部电极104)连接。
其结果，不仅通过并联的多个通路电极103a、 103b确保了电阻 体107与外部电极102、 104的连接，而且由于通路电极配置成不覆盖 电阻体，所以在由多个层构成的陶瓷多层衬底中的层间配置电阻体时， 具有不受通路电极制约的优点。而且，通过在可确保宽面积的焊盘电 极上配置并联的多个通路电极，不会象以往技术那样依赖于电阻膜的 截面面积，能够确保电阻体与外部电极的可靠连接性。
产生上的可利用性
利用根据本发明的层叠体及其制造方法，可以实现层叠体的高密 度安装化和小型化、节省空间化，在层叠型的电阻器中使用它时，能 够减小设在内层的电阻体的电阻值的波动，能够在提高内设电阻与外 部电极的连接性的用途中使用。另外，除了电阻器以外，还可以在层 叠型的电容器、电感器等中使用。
权利要求
1.一种层叠体，由多个生片层叠而成，其特征在于包括在上述层叠体的内部形成的内层电阻体；在上述层叠体的外部端面上配置的外部电极；以及把上述内层电阻体与上述外部电极导通的第一通路电极，且上述第一通路电极由在上述内层电阻体的端部并联配置的多个通路电极构成。
2. 如权利要求l所述的层叠体，其特征在于还包括在不同的层上配置的把多个内层电阻体相互导通的第二 通路电极，且上述第二通路电极由在上述多个内层电阻体的端部并联配置的 多个通路电极构成。
3. 如权利要求l所述的层叠体，其特征在于 上述外部电极配置在上述层叠体的层叠方向的上表面和下表面上，上述多个通路电极由把上述内层电阻体的一个端部与上述上表 面侧的外部电极导通的并联配置的至少两个通路电极、和把上述内层 电阻体的另一个端部与上述下表面侧的外部电极导通的并联配置的至 少两个通路电^l构成。
4. 如权利要求2所述的层叠体，其特征在于 上述外部电极配置在上述层叠体的层叠方向的上表面和下表面上，构成上述第一通路电极的多个通路电极，由把上述内层电阻体的 一个端部与上述上表面侧的外部电极导通的并联配置的至少两个通路电极、和把上述内层电阻体的另一个端部与上述下表面侧的外部电极 导通的并联配置的至少两个通路电极构成，构成上述第二通路电极的多个通路电极，由把上述多个内层电阻 体的相对置的面的端部相互导通的并联配置的至少两个通路电极构成，且根据上述多个内层电阻体的层构成，在上述层叠方向上把上述相对置的面的一个端部相互之间和另一个端部相互之间交替导通。
全文摘要
提供一种层叠体及其制造方法，可以节省空间，且抑制了内层电阻值的波动。在陶瓷多层衬底(10)内形成内层电阻(7)时，无需以往层叠体中采用的焊盘电极，利用并联的多个通路电极(3a、3b)把内层电阻体(7)与外部电极(上面电极(32)、下面电极(34))直接连接。另外，在多层上配置有多个内层电阻体的陶瓷多层衬底中，利用并联的多个通路电极把内层电阻体彼此之间相互直接连接。
文档编号H01C7/00GK101636797SQ20088000689
公开日2010年1月27日 申请日期2008年2月28日 优先权日2007年3月2日
发明者登内功 申请人:兴亚株式会社