专利名称：形成半导体器件的图案的方法
技术领域：
本发明涉及形成半导体器件的图案的方法。
背景技术：
由于诸如装备有存储器件的个人便携设备和个人计算机的信息介质的 快速普及，已经要求发展出用于制造高度集成的半导体器件的工艺，这种半 导体器件具有高的存储容量、改善的可靠性以及用于存取数据的快速操作速度。
随着图案的临界尺寸即图案的大小减小，半导体器件的速度提高。为了 改善半导体器件的集成度，重要的是在光刻工艺的应用中控制图案的临界尺寸。
然而，在使用通常数值孔径小于1.2的ArF曝光机的光刻工艺中，通过 单一曝光工艺难以形成小于40nm的线和空间(L/S)图案。此外，更难以形 成小于30nm的L/S图案，即使当高指数流体(HIF )材料和超数值孔径 (hyper-NA )曝光才几一起4吏用时。
为了解决光刻工艺的问题，已经发展出双图案化技术(DPT)，用于通 过降低传统曝光机中的K1因子来改善分辨率。
DPT包含1 )双曝光蚀刻4支术(double exposure etch technology, DEET ) 和2 )间隙壁图案化技术(spacer patterning technology, SPT ),这些已经在半 导体器件生产工艺中使用。
DEET可应用于用于形成多层图案的工艺，该多层图案包含类似砖墙图 案的平台插塞接触(LPC)、栅极以及位线。DEET包括形成第一图案，第 一图案的节距为图案节距的两倍；以及在第一图案之间形成节距与第一图案 相同的第二图案，由此获得具有期望分辨率的图案。然而，DEET需要更多 任务和蚀刻步骤来形成第一和第二图案，并导致在用于形成第一和第二图案 的掩模工艺中的未对准。
SPT可以应用于NAND工艺，其包含均由线和空间组成的大量金属层和控制栅极。由于用于形成图案的掩模工艺在SPT中执行一次，SPT是一种 自对准技术，用于防止掩模工艺的未对准。然而，SPT需要用于切割间隙壁 图案部的图案化工艺和用于在村垫边缘部中形成焊盘图案的图案化工艺。 图la至ld为说明传统间隙壁图案化技术的图示。 参考图la,包含第一掩模膜15和第二掩模图案17的沉积结构通过光刻 工艺形成于基板11的底层13上。
参考图lb,绝缘膜19形成于包含第二掩模图案17的所得结构上。 参考图lc，回蚀刻工艺被执行以各向异性蚀刻绝缘膜19，由此在第二 掩模图案17的侧壁形成隔离的间隙壁19-1。
参考图ld，第二掩模图案17被除去以形成角型间隙壁图案19-2。 由于间隙壁图案19-2具有不对称形状，当使用间隙壁图案19-2作为蚀 刻掩模，下部底层13被蚀刻时，临界尺寸均匀性低的图案形成，如图2所 示。结果，半导体器件的可靠性降低，且半导体器件的良率减小。
发明内容
本发明各种实施例涉及提供一种形成半导体器件的图案的方法，其包括 形成对称间隙壁图案，该对称间隙壁图案在SPT中用作蚀刻掩模图案，从而 获得稳定的蚀刻条件。
根据本发明实施例， 一种形成半导体器件的图案的方法，包括在底层 上形成第一掩模膜和第二掩模膜；使用光致抗蚀剂掩模图案作为蚀刻掩模， 部分蚀刻该第 一掩模膜和第二掩模膜以在该第 一掩模膜的剩余部分上形成
中间掩模图案，该中间掩模图案具有凸起形状且包含第一和第二掩模膜层； 在该中间掩模图案的侧壁形成第一间隙壁；使用该第一间隙壁和该中间掩模 图案的第二掩模膜层作为蚀刻掩模，蚀刻该第一掩模膜的剩余部分和该中间 掩模图案的第 一掩模膜层，以露出该底层并形成包含第 一和第二掩模膜层的 掩模图案；在该掩模图案的侧壁形成第二间隙壁；以及除去该掩模图案以形 成对称间隙壁图案。
在形成第一掩模膜之前，该方法可进一步包括在该底层上形成多晶硅 层、氮化硅膜和氮化物膜。
利于在低温下沉积并防止由热工艺导致的提升现象的任何材料可用作 该第一掩模膜。具体而言，该第一掩模膜可包含非晶碳层。在蚀刻气体存在时，蚀刻速度慢于该第一掩模膜的任何材料可用作该第
二掩模膜。例如，该第二掩模膜可包含氮氧化硅膜(SiON )或氧化硅膜(SiO )。 该第一掩模膜和该第二掩模膜的蚀刻速度比率可以为约5:1至约10:1。该蚀 刻气体可以选自由氧气(02)、氮气(N2)、溴化氢(HBr)及其组合组成的 群组。该蚀刻气体例如可以是氬氟碳化合物(hydrofluorocarbon)蚀刻气体。
用于形成具有凸起形状的该中间掩模图案的蚀刻工艺可以使用选自由 氧气、氮气、溴化氢及其组合组成的群组的蚀刻气体来进行。该中间掩模图 案的第一掩模膜层的高度(a)可以为该第一掩模膜的初始厚度的约10%至 约50%。具体而言，当第一掩模膜的初始厚度约为2000A时，该中间掩模 图案的第一掩模膜层的高度(a)可以为约50A至约1000A,从而使得可以 进行后续蚀刻工艺。
由于第二掩模膜的蚀刻速度慢于第一掩模膜的蚀刻速度，该中间掩模图 案的第二掩模膜层在该蚀刻工艺之后保留在该中间掩模图案的第 一掩模膜 层上。
该第 一 间隙壁可以通过下述步骤形成在该中间掩模图案以及该第 一掩 模膜的剩余部分上沉积第一绝缘膜；以及对该第一绝缘膜执行各向异性蚀刻工艺。
蚀刻选择性不同于该第 一掩模膜和第二掩模膜的任何材料可用作该第 一绝缘膜。例如，该第一绝缘膜可包含多晶硅层和氮化物膜。该第一绝缘膜 可沉积为具有共形形状，并沉积至例如该中间掩模图案的第一掩模膜层的高
度(a)的约5%至约50%的厚度。
用于形成第一间隙壁的该蚀刻工艺可以使用例如CF4和CHF3的氢氟碳 化合物气体来进行。该中间掩模图案的第二掩模膜层蚀刻速度慢于该第 一掩 模膜。具体而言，在该氢氟碳化合物气体存在时，该中间掩模图案的该第二 掩模膜层及该第一绝缘膜和该第一掩模膜的蚀刻速度比率为约1:5至约 1:10。相应地，该中间掩模图案的第二掩模膜层和该第一间隙壁，即使在该 间隙壁图案化工艺之后，保留在该中间掩模图案的顶部和侧壁。
用于形成该掩模图案的蚀刻工艺可以通过各向同性蚀刻工艺来进行。该 蚀刻工艺可以通过修整蚀刻工艺，利用第一间隙壁、该中间掩模膜的第二掩 模膜层以及该第一掩模膜之间的蚀刻选择性来进行。也就是说，该修整蚀刻 工艺包括，使用具有不同选择性的该第 一 间隙壁和该中间掩模图案的第二掩模膜层作为蚀刻掩模，过蚀刻该第一掩模膜的剩余部分，从而调整该第一掩 模膜的剩余部分的临界尺寸。
该各向同性蚀刻工艺可以使用选自由氧气、氮气、溴化氢及其组合组成 的群组的蚀刻气体来进行。该中间掩模图案的第一掩模膜层的蚀刻速度快于 该第一间隙壁和该中间掩模图案的第二掩模膜层的蚀刻速度。结果，在该修 整蚀刻工艺期间，位于底部的该中间掩模图案的第一掩模膜层先被蚀刻，以 形成侧壁凹入的掩模图案。该掩模图案的第 一掩模膜层的临界尺寸为该中间
掩模图案的第一掩模膜层的临界尺寸的约20%至约50%。
该第二间隙壁可通过下述步骤形成在该掩模图案上沉积第二绝缘膜； 以及对该第二绝缘膜执行干法各向异性蚀刻工艺以露出该底层。
与第 一绝缘膜相同或者蚀刻选择性不同于第 一掩模膜的任何材料可用 作该第二绝缘膜。例如，该第二绝缘膜可包含多晶硅层和氮化物膜。用于形 成第二间隙壁的该蚀刻工艺可以使用例如CF4和CHF3的氢氟碳化合物气体 来进行。该第二绝缘膜可沉积为具有共形形状，并沉积至例如该掩模图案的 第一掩模膜层的高度(b)的约5%至约50%的厚度。
此获得对称间隙壁图案。
在该对称间隙壁图案形成之后，该方法可进一步包括，使用该对称间隙 壁图案作为蚀刻掩模来图案化该底层。该方法还可进一步包括执行掩模工艺 以在衬垫边缘部中形成焊盘图案。
如上所述，在用于形成掩模图案的侧壁的修整蚀刻工艺被应用之后，该 对称间隙壁图案可形成于该凹入掩片莫图案的侧壁，由此利于在后续蚀刻工艺 中的稳定蚀刻工艺条件。结果，图案临界尺寸的均匀性可以改善，且半导体 器件的良率也可以提高。
使用该对称间隙壁图案作为蚀刻掩模，后续蚀刻工艺稳定地执行，从而 改善图案临界尺寸的均匀性。
图la至ld为说明传统间隙壁图案化技术的图示。
图2为由传统间隙壁图案化技术形成的下部图案的电子显微镜照片。
图3a至3h的图示说明根据本发明实施例的包含间隙壁图案化技术的形成半导体器件的图案的方法。
附图标记i兌明
11、 111基板13、 113底层
15第 一硬掩模膜17第二硬掩模膜
19绝缘膜19-1间隙壁
19-2间隙壁图案115多晶硅层
117第一硬掩模膜117-1第一硬掩模膜层
117-2第一硬掩模膜层119第二硬掩模膜
119-1第二硬掩模膜层121抗反射膜
123光致抗蚀剂图案125第一绝缘膜.
125-1第一间隙壁127第二绝缘膜
127-1第二间隙壁127-2对称间隙壁图案
具体实施例方式
图3a至3h的图示说明根据本发明实施例的形成半导体器件的图案的方法。
参考图3a,包含多晶硅层115、第一掩模膜117、第二掩才莫膜119和抗 反射膜121的沉积结构依次形成于半导体基板111的底层113上。第一掩模 膜117可以使用例如非晶碳层形成为例如约2000A的厚度。第二掩模膜119 可包含例如氮氧化硅膜。
在光致抗蚀剂膜(未示出)形成于抗反射膜121上之后，光刻工艺被执 行以形成光致抗蚀剂图案123。抗反射膜121利用光致抗蚀剂图案123来蚀 刻以形成光致抗蚀剂掩模图案(未示出)。
使用光致抗蚀剂掩模图案(未示出)作为蚀刻掩模，第一掩模膜117的 顶部和第二掩模膜119被部分蚀刻，由此得到中间掩模图案，该中间掩模图 案具有在第一掩模膜117的剩余部分上形成的凸起形状。该中间掩模图案包 括第二掩模膜层119-1和第一掩模膜层117-1。
该部分蚀刻工艺可以使用例如选自由氧气、氮气、澳化氢及其组合组成 的群组的蚀刻气体来进行。当暴露于该蚀刻气体时，第一掩模膜117被蚀刻 的速度为第二掩模膜119的约5倍至约10倍。在该蚀刻工艺之后，第二掩 模膜层119-1保留在第一掩模膜层117-1上。该部分蚀刻工艺可被执行，例如直到第一掩模膜层117-1的高度(a)为第一掩才莫膜117的初始厚度的约 10%至约50%。例如，通过该部分蚀刻工艺获得的第一掩模膜层117-1可具 有约50A至约IOOOA的高度(a)，这使得可以进行后续蚀刻工艺。
参考图3b，第一绝缘膜125沉积在第一掩模膜117的剩余部分和该中间 掩模图案上。第一绝缘膜125可包含例如多晶硅层和氮化物膜。
第一绝缘膜125例如可以沉积至第一掩模膜层117-1的高度(a)约5% 至约50%的厚度。第一绝缘膜125可以形成为具有与第一掩;f莫膜117的剩余 部分和该中间4务^i图案的形状共形的形状。
参考图3c,对第一绝缘膜125执行各向异性蚀刻工艺以露出第一掩模膜 117的剩余部分，由此形成第一间隙壁125-1。
该各向异性蚀刻工艺例如可以使用例如CF4和CHF3的氢氟碳化合物气 体作为蚀刻气体来进行。由于该蚀刻气体存在时，第二掩模膜层119-1的蚀 刻速度慢于第一掩模膜117的蚀刻速度，第二掩^^膜层119-1在该间隙壁图 案化工艺之后保留在第一掩模膜层117-1上。
参考图3d,使用第一间隙壁125-1和第二掩模膜层119-1作为蚀刻掩模， 对第一掩模膜117的剩余部分和第一掩模膜层117-1执行各向同性蚀刻工艺 以露出多晶硅层115，由此形成具有第一掩模膜层117-2的掩模图案。该掩 模图案例如可具有凹入形状。
该各向同性蚀刻工艺例如可以通过修整蚀刻工艺，利用第 一 间隙壁 125-1、第二掩模膜层119-1以及第一掩模膜117的剩余部分的蚀刻选择性来 进行。通过使用对第一间隙壁125-1和第二掩模膜层119-1的蚀刻慢于对第 一掩模膜117的蚀刻的蚀刻气体，第一掩模膜117的剩余部分与第一间隙壁 125-1和第二掩模膜层119-1相比被过蚀刻，由此形成掩模图案，其中该掩 模图案的第一掩模膜层117-2的临界尺寸小于该中间掩模图案的第一掩模膜 层117-1的临界尺寸。
该各向同性蚀刻工艺可以使用例如选自由氧气、氮气、溴化氢及其组合
组成的群组的蚀刻气体来进行。通过该蚀刻工艺获得的该掩模图案的第一掩 模膜层117-2的临界尺寸可为该中间掩模图案的第一掩模膜层117-1的临界 尺寸的约20%至约50%。
参考图3e，第二绝缘膜127形成于该掩模图案上。
与第 一绝缘膜125相同或者蚀刻选择性不同于第二掩模膜119的任何材料可用作第二绝缘膜127。第二绝缘膜127可包含例如多晶硅层和氮化物层。 第二绝缘膜127例如可以沉积至该掩模图案的第一掩模膜层117-2的高度(b ) 约5%至约50%的厚度。第二绝缘膜127也可以形成为具有与该掩;^莫图案的 形状共形的图案。
参考图3f，可对第二绝缘膜127执行干法各向异性蚀刻以形成第二间隙 壁127-1。该千法各向异性蚀刻工艺例如可以使用例如CF4和CHF3的氢氟碳 化合物气体来进行。
参考图3g,该掩模图案被除去以形成对称间隙壁图案127-2。该掩模图
使用对称间隙壁图案127-2作为蚀刻掩模，底层113被蚀刻，由此获得 具有高的临界尺寸均匀性的底部图案(未示出)。
本发明的上述实施例是说明性而非限制性的。可以进行各种备选和等同 替换。本发明不受此处描述的沉积类型、蚀刻抛光和图案化步骤限制。本发 明也不限于任何特定类型的半导体器件。例如，本发明可以在动态随机存取 存储器(DRAM)器件或者非易失性存储器器件中实施。其他添加、删减或 调整鉴于上述公开内容而言是显而易见的，且落在权利要求的范围内。
本申请主张于2008年3月28日提出的韩国专利申请10-2008-0029178 的优先权，该申请的全部内容引用结合于此。
权利要求
1. 一种形成半导体器件的图案的方法，该方法包括在底层上形成第一掩模膜和第二掩模膜；使用光致抗蚀剂掩模图案作为蚀刻掩模，部分蚀刻该第一掩模膜和第二掩模膜以在该第一掩模膜的剩余部分上形成中间掩模图案，该中间掩模图案具有凸起形状且包含第一和第二掩模膜层；在该中间掩模图案的侧壁形成第一间隙壁；使用该第一间隙壁和该中间掩模图案的第二掩模膜层作为蚀刻掩模，蚀刻该第一掩模膜的剩余部分和该中间掩模图案的第一掩模膜层，以露出该底层并形成包含第一和第二掩模膜层的掩模图案；在该掩模图案的侧壁形成第二间隙壁；以及除去该掩模图案以形成对称间隙壁图案。
2. 如权利要求l所述的方法，其中该第一掩模膜包含非晶碳层。
3. 如权利要求l所述的方法，其中该第二掩模膜包含选自由多晶硅层、 氮化硅膜、氮氧化硅膜、氧化硅膜及其组合组成的群组的材料。
4. 如权利要求1所述的方法，其中部分蚀刻该第一和第二掩模膜是使 用选自由氧气、氮气、溴化氢及其组合组成的群组的蚀刻气体来进行。
5. 如权利要求4所述的方法，其中在该蚀刻气体存在时，该第一掩模 膜和该第二掩模膜的蚀刻速度比率为约5:1至约10:1。
6. 如权利要求1所述的方法，其中该中间掩模图案的第一掩模膜层的 高度为该第一掩才莫膜的初始厚度的约10%至约50%。
7. 如权利要求l所述的方法，其中形成该第一间隙壁包括在该中间掩模图案以及该第一掩模膜的剩余部分上沉积第一绝缘膜；以及对该第 一绝缘膜"l丸行各向异性蚀刻工艺。
8. 如权利要求7所述的方法，其中该第一绝缘膜包含多晶硅层和氮化物膜。
9. 如权利要求7所述的方法，其中该第一绝缘膜沉积至该中间掩模图 案的第 一掩模膜层的高度的约5 %至约50 %的厚度。
10. 如权利要求7所述的方法，其中该各向异性蚀刻工艺使用氢氟碳化合物气体来进行。
11. 如权利要求10所述的方法，其中在该氢氟碳化合物气体存在时，该第一掩模膜和该第二掩模膜及该第一绝缘膜的蚀刻速度比率为约5:1至约 10:1。
12. 如权利要求l所述的方法，其中蚀刻该第一掩模膜的剩余部分和该 中间掩模图案的第 一掩模膜层是通过各向同性蚀刻工艺来进行。
13. 如权利要求12所述的方法，其中该各向同性蚀刻工艺使用选自由 氧气、氮气、溴化氢及其组合组成的群组的独刻气体来进行。
14. 如权利要求12所述的方法，其中在该各向同性蚀刻工艺之后的该 掩模图案的第 一掩模膜层的临界尺寸为在该各向同性蚀刻工艺之前的该中 间掩模图案的第一掩模膜层的临界尺寸的约20%至约50% 。
15. 如权利要求l所述的方法，其中形成该第二间隙壁包括 在该掩模图案上沉积第二绝缘膜；以及对该第二绝缘膜执行干法各向异性蚀刻工艺以露出该底层。
16. 如权利要求15所述的方法，其中该第二绝缘膜包含多晶硅层和氮 化物膜。
17. 如权利要求15所述的方法，其中在该各向同性蚀刻工艺之后，该 第二绝缘膜沉积至该掩模图案的第一掩模膜层的高度的约5 %至约50%的厚度。
18. 如权利要求15所述的方法，其中该各向异性蚀刻工艺使用氢氟碳 化合物气体来进行。
全文摘要
一种形成半导体器件的图案的方法，包括在底层上形成第一掩模膜和第二掩模膜；使用光致抗蚀剂掩模图案作为蚀刻掩模，部分蚀刻该第一掩模膜和第二掩模膜以在该第一掩模膜的剩余部分上形成中间掩模图案，该中间掩模图案具有凸起形状且包含第一和第二掩模膜层；在该中间掩模图案的侧壁形成第一间隙壁；使用该第一间隙壁和该中间掩模图案的第二掩模膜层作为蚀刻掩模，蚀刻该第一掩模膜的剩余部分和该中间掩模图案的第一掩模膜层，以露出该底层并形成包含第一和第二掩模膜层的掩模图案；在该掩模图案的侧壁形成第二间隙壁；以及除去该掩模图案以形成对称间隙壁图案。
文档编号H01L21/00GK101546694SQ200910001020
公开日2009年9月30日 申请日期2009年1月19日 优先权日2008年3月28日
发明者许仲君 申请人:海力士半导体有限公司