专利名称：栅结构及栅结构的形成方法
技术领域：
本发明涉及半导体器件中的栅结构和半导体器件中的栅结构的形成方 法。更具体地，本发明涉及多层栅结构和该栅结构的形成方法。
背景技术：
常规的栅电极通常采用掺入杂质的多晶硅形成。随着半导体器件高度集 成，由于多晶硅具有相对高的电阻，所以多晶硅的栅电极不适合应用于半导
体器件。因此，已经开发出具有多晶硅金属硅化物(polycide)结构的栅电 极，其具有低于多晶硅的电阻。具有多晶硅金属硅化物的常规栅电极一般包 括多晶硅膜和形成在多晶硅膜上的金属硅化物膜。这里，硅化钛膜或硅化鴒 膜通常被用作金属硅化物膜。然而，如果半导体器件具有非常高的集成度同 时确保半导体器件的电性能适当，则具有多晶硅金属硅化物结构的常规栅电 极不能达到半导体器件的期望电阻。
近来，栅电极已被开发为包括多晶硅膜和设置在多晶硅膜上的金属膜以 降低栅电极的电阻。这里，由于在金属膜直接形成于多晶硅膜上时金属膜会 变为金属硅化物膜，所以欧姆膜和阻挡膜应该设置在多晶硅膜和金属膜之 间。
在常规栅电极中，金属膜、阻挡膜和欧姆膜一般分别包括鴒、氮化鴒和 硅化鴒。然而，在形成栅电极的高温工艺期间，包括在阻挡膜中的氮会从氮 化鴒中分解出来并与欧姆膜中的硅结合。因此，在阻挡膜与欧姆膜之间会产 生氮化硅的不规则分界面，从而显著增加了栅电极的电阻。
图1为说明常规栅电极中由氮化硅凝聚产生的不规则分界面的扫描电子 显微镜(SEM)图片。在图1中，常规栅电极包括顺序堆叠在衬底上的多晶 硅膜、硅化鸽膜、氮化钨膜和钨膜。
参考图1，在形成常规栅电极的高温工艺期间，由于氮化硅的凝聚，不 规则分界面易于在氮化钨膜和硅化钨膜之间产生。考虑到上述问题，硅化钛或钛已被用作栅电极中的欧姆膜来代替硅化钨。
图2为说明具有钛的欧姆膜的另一常规栅电极中相对均匀的分界面的 SEM图片。在图2中，常规栅电极包括相继形成在衬底上的钛膜、氮化钨 膜和鵠膜。
如图2所示，在执行了高温工艺之后，氮化鴒膜和钛膜之间产生的分界 面相对均匀。然而，包括钛欧姆膜的栅电极具有薄层电阻(sheet resistance ), 该薄层电阻比包括硅化钨欧姆膜的栅电极的薄层电阻高大约80 %以上，原因 在于当氮化鴒膜和钨膜形成在钛膜上时由于钛膜而导致钨膜中的钨颗粒尺 寸变小。因此，包括钛或氮化钛的欧姆膜的栅电极具有相对高的薄层电阻， 使得包括该栅电极的半导体器件不具有期望的电性能。
发明内容
根据本发明的一个方面，提供了形成在衬底上的栅结构。栅结构包括在 衬底上的绝缘层，在绝缘层上的第一导电层图案，在第一导电层图案上的金 属欧姆层图案，在金属欧姆层图案上的防扩散层图案，在防扩散层图案上的 非晶层图案，和在非晶层图案上的第二导电层图案。
在本发明实施例中，第一导电层图案可包括多晶硅，第二导电层图案可 包括金属。例如，第二导电层图案可包括钨，非晶层图案可包括金属硅化物 (MSix)。另外，防扩散层图案可包括钨氮化物(WNX),金属欧姆层图案可 包括钛(Ti)。这里，防扩散层图案中的x值可在约0.2至约0.9范围内。
在本发明实施例中，防扩散层图案的氮含量可基本大于按重量计约20%。
在本发明实施例中，非晶层图案可包括钨硅化物(WSix)、钛硅化物 (TiSix)、钼硅化物(MoSix)、钽硅化物(TaSix)等。
在本发明实施例中，欧姆层的厚度可基本小于约50A。 根据本发明另一方面，提供了衬底上的栅结构。栅结构包括在衬底上的 隧道绝缘层，在所述隧道绝缘层上的浮置栅极，在浮置栅极上的介电层图案， 在介电层图案上的控制栅。这里，控制栅包括在介电层图案上的第一导电层 图案，在第一导电层图案上的金属欧姆层图案，在金属欧姆层图案上的防扩 散层图案，在防扩散层图案上的非晶层图案，和在非晶层图案上的第二导电层图案。
在本发明实施例中，第一导电层图案可包括多晶硅，第二导电层图案可 包括钨。此外，非晶层图案可包括鵠硅化物，防扩散层图案可包括钨氮化物。 在本发明实施例中，浮置栅极还可包括在隧道绝缘层上的附加第 一导电
层图案，在附加第一导电层图案上的附加金属欧姆层图案，在附加金属欧姆 层图案上的附加防扩散层图案，在附加防扩散层图案上的附加非晶层图案， 和在附加非晶层图案上的附加第二导电层图案。这里附加第一导电层图案可 包括多晶硅，附加第二导电层图案可包括鴒。此外，附加非晶层图案可包括 鴒硅化物，附加防扩散层图案可包括鴒氮化物。
根据本发明又一方面，提供了衬底上的栅结构。栅结构包括在衬底上的 隧道绝缘层，在隧道绝缘层上的电荷俘获层图案，在电荷俘获层图案上的阻 挡层图案，和在阻挡层图案上的栅电极。栅电极包括在阻挡层图案上的第一 导电层图案，在第一导电层图案上的金属欧姆层图案，在金属欧姆层图案上 的防扩散层图案，在防扩散层图案上的非晶层图案，和在非晶层图案上的第 二导电层图案。
根据本发明又一方面，提供了栅结构的形成方法。在栅结构的形成方法 中，绝缘层形成在衬底上，第一导电层图案形成在绝缘层上。在第一导电层 图案上形成金属欧姆层图案之后，防扩散层图案形成在金属欧姆层图案上。 非晶层图案形成在防扩散层图案上，然后第二导电层图案形成在非晶层图案 上。
在本发明实施例中，第二导电层图案可采用钨形成，非晶层图案可采用 鴒硅化物形成。此外，防扩散层图案可采用鴒氮化物形成。 在本发明实施例中，金属欧姆层图案可采用钛形成。
在本发明实施例中，杂质可还注入到非晶层图案中以改善非晶层图案的 非晶性能。
根据本发明又一方面，提供了栅结构的形成方法。在栅结构的形成方法 中，隧道绝缘层形成在衬底上，浮置栅极形成在隧道绝缘层上。介电层图案 形成在浮置栅极上，控制栅形成在介电层图案上。在控制栅的形成中，第一 导电层图案形成在介电层图案上，金属欧姆层图案形成在第一导电层图案 上。此外，防扩散层图案形成在金属欧姆层图案上，非晶层图案形成在防扩 散层图案上，第二导电层图案形成在非晶层图案上。在本发明实施例中，第二导电层图案可采用钨形成，非晶层图案可采用 鵠硅化物形成。此外，防扩散层图案可采用鴒氮化物形成，金属欧姆层图案 可采用钛形成。
在浮置栅极的形成中，附加第一导电层图案可形成在隧道绝缘层上，附 加金属欧姆层图案可形成在附加第一导电层图案上。在附加防扩散层图案形 成在附加金属欧姆层图案上之后，附加非晶层图案可形成在附加防扩散层图 案上。附加第二导电层图案可形成在附加非晶层图案上。这里，附加第一导 电层图案可采用多晶硅形成，附加第二导电层图案可采用鴒形成。此外，附 加非晶层图案可采用鴒硅化物形成，附加防扩散层图案可采用鴒氮化物形 成。
根据本发明实施例，栅结构包括在第二导电层图案和防扩散层图案之间 的非晶层图案，使得栅结构可具有低的薄层电阻以及在第二导电层图案与防 扩散层图案之间的均匀分界面。当栅结构应用于半导体器件时，半导体器件 可具有期望的电性能，例如，高响应速度、4是高的可靠性、低能耗等。此外， 金属欧姆层图案包括具有高熔点的金属，且具有期望的厚度，使得栅结构可 确保良好的热和电稳定性。
通过后文结合附图的详细描述，本发明的实施例将变得更加易于理解。
图1至图22表示这里所描述的非限制实施例。
图1为说明常规栅电极中由氮化硅的凝聚而引起的不规则分界面的扫描
电子显微镜(SEM)图片；
图2为说明另一常规栅电极中相对均匀的分界面的SEM图片；
图3为说明根据本发明实施例的栅结构的截面图4为说明根据本发明实施例的栅结构的薄层电阻的曲线图5为说明根据本发明一些实施例栅结构的薄层电阻相对于氮的重量比
率的曲线图6为说明根据本发明实施例的栅结构的反电容(inversion capacitance ) 的曲线图7为说明根据本发明实施例的另一栅结构的截面图； 图8为说明根据本发明实施例的又一栅结构的截面图；图9至图13为说明根据本发明实施例的栅结构的制造方法的截面图； 图14至图16为说明根据本发明实施例的栅结构的另一制造方法的截面
图17至图19为说明根据本发明实施例的栅结构的又一制造方法的截面
图20为说明具有根据本发明实施例的栅结构的易失性半导体器件的截 面图；。
图21为说明具有根据本发明实施例的栅结构的非易失性半导体器件的 截面图22为说明具有根据本发明实施例的栅结构的另一非易失性半导体器 件的截面图23为说明包括根据本发明实施例的栅结构的存储器系统的方框图； 图24为说明包括根据本发明实施例的栅结构的计算机系统的方框图。
具体实施例方式
将参考其中显示本发明实施例的附图在其后更加全面地描述本发明不
同实施例。然而，本发明可以以许多不同的形式实现且不应解释为限于这里 阐述的实施例。而是，提供这些实施例使得本公开充分和完整，且向那些本 领域的技术人员全面地传达本发明的范围。在附图中，为了清晰夸大了层和 区域的尺寸和相对尺寸。
可以理解当元件或层被称为在另一元件或层"上"、"连接到"和/或"耦 合到'，另一元件或层时，它可以直接在其他元件或层上或直接连接到、耦合 到另一元件或层，或者可以存在中间的元件或层。相反，当元件被称为"直 接"在其他元件"上"、"直接连接到"和/或"直接耦合到"另一元件或层时， 则没有中间元件或层存在。在整个说明书中，相似的附图标记表示相似的元 件。这里所用的术语"和/或"包括相关列举项目的一个或更多的任何和所有 组合。
可以理解虽然术语第 一、第二和第三可以用于此来描述各种元件、部件、 区域、层和/或部分，这些元件、部件、区域、层和/或部分应不受这些术语 限制。这些术语只用于区分一个元件、部件、区域、层或部分与其他元件、 部件、区域、层或部分。因此，以下讨论的第一元件、部件、区域、层或部分可以被称为第二元件、部件、区域、层或部分，而不背离本发明的教导。
在这里为了描述的方便，可以使用空间相对术语，诸如"下面"、"下方"、 "下"、"上方"、"上"等，来描述一个元件或特征和其他元件或特征如图中 所示的关系。可以理解空间相对术语旨在包含除了在图中所绘的方向之外的 装置在使用或操作中的不同方向。例如，如果在图中的装置被翻转，被描述 为在其他元件或特征的"下方"或"下面"的元件则应取向在所述其他元件 或特征的"上方"。因此，示范性术语"下方"可以包含下方和上方两个方 向。装置也可以有其它取向(旋转90度或其它取向)且相应地解释这里所 使用的空间相对描述语。
这里所使用的术语是只为了描述特别的实施例的目的且不旨在限制本 发明。如这里所用，单数形式也旨在包括复数形式，除非内容清楚地指示另 外的意思。可以进一步理解当在此说明书中使用时术语"包括，，和/或"包含" 说明所述特征、整体、步骤、操作、元件和/或组分的存在，但是不排除存在 或添加一个或更多其他特征、整体、步骤、操作、元件、组分和/或其组。
参考横截面图示在这里描述了本发明的实施例，该图示是本发明的理想 实施例(和中间结构)的示意图。因此，可以预期由于例如制造技术和/或公 差引起的图示的形状的变化。因此，本发明的实施例不应解释为限于这里所 示的特别的区域形状，而是包括由于例如由制造引起的形状的偏离。例如， 被示为矩形的注入区将通常具有修圆或弯曲的特征和/或在其边缘具有注入 浓度的梯度而不是从注入区到非注入区的二元变化。相似地，由注入形成的 埋入区可以引起埋入区与通过其进行注入的表面之间的区域中的某些注入。 因此，图中示出的区域本质上是示意性的且它们的形状不旨在示出器件区域 的实际形状且不旨在限制本发明的范围。
除非另有界定，这里使用的所有术语(包括技术和科学术语)具有本发 明属于的领域的普通技术人员共同理解的相同的意思。还可以理解诸如那些 在共同使用的字典中定义的术语应解释为 一种与在相关技术和本公开的背 景中的它们的涵义一致的涵义，而不应解释为理想化或过度正式的意义，除 非在这里明确地如此界定。
图3为说明根据本发明实施例的栅结构的截面图。
参考图3，栅结构可包括栅绝缘层110、第一导电层图案125、金属欧姆 层图案135、防扩散层图案145、非晶层图案155和第二导电层图案165。栅结构设置在衬底100上。衬底100可包括半导体衬底，例如，硅(Si) 衬底、锗(Ge)衬底、硅-锗(Si-Ge)衬底等。可替换地，衬底100包括 绝缘体上硅(SOI)衬底、绝纟彖体上锗(GOI)衬底等。
在本发明实施例中，衬底100可为含P型或N型杂质的阱。也就是，P 型或N型杂质可被掺杂到衬底100中，从而在衬底100的期望部分设置阱。
栅绝缘层110可包括具有高介电常数的氧化物或金属氧化物。例如，栅 绝缘层110可包括硅氧化物(SiOx)、铪氧化物(HfOx)、锆氧化物(ZrOx)、 钽氧化物(TaOx)、铝氧化物(A10x)等。这些可以单独^吏用或组合使用。
第一导电层图案125可包括掺杂有杂质的多晶硅。例如，第一导电层图 案125可包括掺杂有P型杂质的多晶硅。这里，P型杂质可包括硼(B)、铟 (In)、镓(Ga)等。可替换地，第一导电层图案125可包括掺杂有N型杂 质诸如磷(P)、砷(As)、锑(Sn)等的多晶硅。
在一些实施例中，第一导电层图案125可包括金属和/或金属化合物。例 如，第一导电层图案125可包括钨(W)、钛(Ti)、铝(Al)、镍(Ni)、钽 (Ta)、鴒氮化物(WNX)、鴒硅化物(WSix)、钛氮化物(TiNx)、钛硅化物 (TiSix)、铝氮化物(AlNx)、钛铝氮化物(TiAlxNy)、镍硅化物(NiSix)、 钴硅化物(CoSix)等。这些可以单独使用或组合使用。
金属欧姆层图案135可包括具有低电阻和高熔点的金属。例如，金属欧 姆层图案135可包括钛、钽、鴒、钼(Mo)等。可替换地，金属欧姆层图 案135可包括含钛、钽、鴒和钼中的至少一种的合金。金属欧姆层图案135 可防止第一导电层图案125与第二导电层图案165之间的界面电阻增大。在 本发明实施例中，金属欧姆层图案135基于第一导电层图案125的上表面可 具有低于约50A的厚度。
可以理解的是，这里使用的术语"欧姆层"涉及这样一个层，在基本上 所有预期的运行频率下，与该层有关的阻抗基本由阻抗=V/I的关系给出， 其中V是穿过该层的电压，I是电流(即，与欧姆层有关的阻抗在所有运行 频率下基本相同)。例如，在根据本发明的一些实施例中，欧姆层图案能具 有小于约10 e-03 ohm-cm2的特定电阻，在一些实施例中小于约10 e-04 ohm-cm2。因此，具有高特定电阻，例如，大于约10 e-03 ohm-cm2的高特定 电阻的材料或者正被调整的材料不是这里所用的术语所指代的欧姆层。
防扩散层图案145可防止或甚至显著减 包括在第一导电层图案125中的杂质扩散到第二导电层图案165中。防止扩散层图案145可包括金属氮化 物。例如，防扩散层图案145可包括鴒氮化物、钛氮化物、钽氮化物、钼氮 化物、铝氮化物等。这些可以单独使用或组合使用。在本发明实施例中，包 括在防扩散层图案145中的金属可与金属欧姆层图案135中的金属基本相同 或基本相似。
在本发明实施例中，防扩散层图案145可包括钨氮化物，由化学式WNx 表示。这里，x可以在约0.2至约0.9的范围。当防扩散层图案145中的氮含 量在此范围中时，防扩散层图案145可具有良好的热稳定性。此外，防扩散 层图案145中的氮相对于金属的重量比可根据栅结构的电性能而变化。例如， 防扩散层图案145中的氮的重量比可在基本大于约20% (按重量计算)的范 围中。
非晶层图案155可包括具有高熔点的非晶硅或非晶金属硅化物。当非晶 层图案155包括非晶金属硅化物时，栅结构可具有相对低的接触电阻。在本 发明实施例中，非晶层图案155可包括非晶钨硅化物(WSix)、非晶钛硅化 物(TiSix)、非晶钼硅化物(MoSix)、非晶钽硅化物(TaSix)等。这些可以 单独使用或组合使用。例如，非晶层图案155可包括非晶鴒硅化物以及非晶 钛硅化物、非晶钼硅化物和非晶钽硅化物中的其中 一种。
由于含有金属的金属欧姆层图案135,非晶层图案155可防止第二导电 层图案165的薄层电阻增大。例如，当金属欧姆层图案135包括钛时，非晶 层图案155可防止第二导电层图案165中的鴒的颗粒尺寸减小。因此，第二 导电层图案165可具有减小的薄层电阻。
第二导电层图案165可包括具有高熔点的金属，使得第二导电层图案 165可耐受高温下进行的热处理工艺。例如，第二导电层图案165可包括鵠、 钛、钽、钼、镍、铝等。可替换地，第二导电层图案165可包括含有钨、钛、 钽、钼、镍和铝的至少一种的合金。
参考图4至图6描述具有上述结构的栅结构的电性能。
图4为说明根据本发明实施例的栅结构的薄层电阻的曲线图。在图4中， 第一栅结构包括顺序形成在多晶硅层图案上的钨硅化物层图案、钛氮化物层 图案和鴒层图案。因此，第二栅结构具有相继堆叠在多晶硅层图案上的钛层 图案、钨氮化物层图案和钨层图案。此外，第三栅结构包括顺序堆叠在多晶 硅层图案上的钛层图案、鴒氮化物层图案、鴒硅化物层图案和鵠层图案。这里，第三栅结构的鴒硅化物层图案由物理气相沉积(PVD)工艺获得。
参考图4,具有钛、鴒氮化物、钨硅化物和钨层图案的第三栅结构的薄
层电阻显著低于具有钛、鵠氮化物和鴒层图案的第二栅结构的薄层电阻。此 外，第三栅结构的薄层电阻可以大幅地小于具有鴒硅化物、钛氮化物和钨层 图案的第一栅结构。这里，第二栅结构的薄层电阻可与第一栅结构的薄层电 阻基本相似。
图5为说明根据本发明实施例的其他栅结构的薄层电阻相对于氮的重量 比的曲线图。在图5中，T，表示相对于第四栅结构中氮含量的第四栅结构 的薄层电阻，"II"表示相对于第五栅结构中氮含量的第五栅结构的薄层电 阻。第四栅结构包括相继形成在多晶硅层图案上的鴒氮化物层图案、非晶钨 硅化物层图案和鴒层图案。第五栅结构具有相继堆叠在多晶硅层图案上的非 晶鴒硅化物层图案、鵠氮化物层图案和钨层图案。
如图5所示，具有鹌氮化物、非晶鴒硅化物和鴒层图案的第四栅结构的 薄层电阻可小于具有非晶钨硅化物、钨氮化物和钨层图案的第五栅结构的薄 层电阻。即，当第四栅结构具有插置在鴒氮化物层图案与钨层图案之间的非 晶鴒硅化物层图案时，第四栅结构的薄层电阻可小于第五栅结构的薄层电 阻，该第五栅结构具有形成在鴒氮化物层图案下面的非晶鴒硅化物层图案。 因此，当非晶金属硅化物层位于金属的导电层下面时，金属导电层中的金属 颗粒尺寸可减小。也就是，设置在钨层图案下面的非晶鵠硅化物层图案可对 鴒层图案中的金属颗粒尺寸产生直接影响。此外，根据第四和第五栅结构中 的氮的重量比率，第四栅结构的薄层电阻可变得显著低于第五栅结构的薄层 电阻。
当用作防扩散层图案145的钨氮化物层图案中氮的重量比率基本大于 40%时，在防扩散层45与金属欧姆层图案135之间包括非晶层图案155的 栅结构的薄层电阻可稍微降低。然而，在防扩散层图案145与第二导电层图 案165之间包括非晶层图案155的栅结构的薄层电阻可具有显著降低的薄层 电阻。
图6是说明根据本发明实施例的栅结构的反电容的曲线图。在图6中， 第六栅结构包括顺序设置在多晶硅层图案上的钨硅化物层图案、钨氮化物层 图案和钨层图案，第七栅结构包括顺序形成在多晶硅层图案上的钛层图案、 鴒氮化物层图案和钨层图案。
13参考图6，虽然包括鴒硅化物层图案、鸽氮化物层图案和钨层图案的第 六栅结构具有相对恒定的反电容，但是包括钛层图案、鴒氮化物层图案和鴒 层图案的第七栅结构的反电容可随着钛层图案的厚度减小而减小。即，当用
作金属欧姆层图案135的钛层图案的厚度增大时，第七栅结构的反电容恶化。 在本发明实施例中，用作金属欧姆层图案135的钛层图案的厚度可在低于约 50A的范围中。
如上文所述，根据本发明实施例的栅结构可包括设置在防扩散层图案 145与第二导电层图案165之间的非晶层图案155，使得栅结构可具有低薄 层电阻，用于需要高响应速度的半导体器件。因此，金属欧姆层图案135可 包括具有高熔点的金属，诸如钛，并且可以具有期望的厚度，使得包括金属 欧姆层图案135的柵结构可具有良好的热稳定性和电性能。 图7为说明根据本发明实施例的另一栅结构的截面图。 参考图7,栅结构设置在衬底200上。栅结构包括顺序形成在衬底200 上的隧道绝缘层210、浮置^册才及225、介电层图案235、第一导电层图案245、 金属欧姆层图案255、防扩散层图案265、非晶层图案275和第二导电层图 案285。
在本发明实施例中，第一导电层图案245、金属欧姆层图案255、防扩 散层图案265、非晶层图案275和第二导电层图案285可用作非易失性半导 体器件中的控制栅。
在本发明一些实施例中，浮置栅极225可包括附加第一导电层图案、附 加金属欧姆层图案、附加防扩散层图案、附加非晶层图案和附加第二导电层 图案。这里，附加第一导电层图案、附加金属欧姆层图案、附加防扩散层图 案、附加非晶层图案和附加第二导电层图案可包括与第一导电层图案245、 金属欧姆层图案255、防扩散层图案265、非晶层图案275和第二导电层图 案285的材料基本相同或基本相似的材料。
衬底200可包括硅衬底、4者衬底、硅-锗衬底、SOI衬底、GOI衬底等。 在本发明实施例中，衬底200可具有由掺杂了 P型杂质或N型杂质而形成的 阱。
隧道绝缘层210形成在衬底200上，作为衬底200与浮置栅-极225之间 的电荷隧穿的能量势垒层。隧道绝缘层210可包括氧化物，诸如硅氧化物， 或者氮氧化物，如硅氮氧化物。可替换地，隧道绝缘层210可包括掺入杂质的硅氧化物或者低介电材料。
浮置栅极225可存储从衬底200传递的电荷。浮置4册极225可包括一参入 杂质的多晶硅、具有高功函数的金属和/或金属化合物。例如，浮置栅极225 可包括鴒、钛、钴、镍、鴒氮化物、鴒硅化物、钛氮化物、钛硅化物、钴硅 化物、镍硅化物等。这些可单独使用或组合使用。
介电层图案235可具有ONO结构，该ONO结构包括下氧化物膜、氮 化物膜和上氧化物膜。这里，下氧化物膜和上氧化物膜可包括硅氧化物，氮 化物膜可包括硅氮化物。可替换地，介电层图案235可包括具有高介电常数 的金属氧化物，从而增大电容和减小漏电流。介电层图案235中的金属氧化 物的实例可包括铪氧化物、钛氧化物、钽氧化物、锆氧化物、铝氧化物等。 这些可单独使用或组合使用。
第一导电层图案245可包括掺入杂质的多晶硅。例如，第一导电层图案 245可包括掺入P型杂质如硼、铟、镓等的多晶硅。可替换地，第一导电层 图案245可包括掺入N型杂质如磷、砷、锑等的多晶硅。在本发明一些实施 例中，第一导电层图案245可包括金属和/或金属化合物。例如，第一导电层 图案245可包括鴒、钛、紹、镍、钽、鴒氮化物、钨硅化物、钛氮化物、钛 硅化物、铝氮化物、钛铝氮化物、镍硅化物、钴硅化物等。这些可单独使用 或组合使用。
金属欧姆层图案255可包括具有低电阻和高熔点的金属，诸如，钛、钽、 钨、钼等。可替换地，金属欧姆层图案255可包括含有钛、钽、钨和钼的至 少一种的合金。金属欧姆层图案255可防止第一导电层图案245与第二导电 层图案285之间的界面电阻增大。
防扩散层图案265可包括金属氮化物，诸如，鴒氮化物、钛氮化物、钽 氮化物、钼氮化物、铝氮化物等。防扩散层图案265可防止包括在第一导电 层图案245中的杂质扩散到第二导电层图案285中。在本发明实施例中，包 括在防扩散层图案265中的金属与金属欧姆层图案255中的金属基本相同或 基本相似。
非晶层图案275可包括非晶硅或具有高熔点的非晶金属硅化物，诸如， 非晶鴒硅化物、非晶钛硅化物、非晶钼硅化物、非晶钽硅化物等。非晶层图 案275可包括含有非晶鵠硅化物、非晶钛硅化物、非晶钼硅化物、非晶钽硅 化物中的其中一种的合成物材料。非晶层材料275可防止由金属欧姆层图案255引起的第二导电层图案285的薄层电阻增大。
第二导电层图案285可包括具有高熔点的金属，诸如，钨、钛、钽、钼、 镍、铝等。可替换地，第二导电层图案285可包括含有钨、钛、钽、钼、镍 和铝的至少一种的合金。第二导电层图棄285可耐受高温热处理工艺。
根据本发明实施例的栅结构可用作控制栅。控制栅可包括第一导电层图 案245、金属欧姆层图案255、防扩散层图案265、非晶层图案275和第二导 电层图案285。因此，用作控制栅的栅结构可具有低的薄层电阻和良好的热 稳定性。
当栅结构包括第一导电层图案245、金属欧姆层图案255、防扩散层图 案265和第二导电层图案285时，栅结构可确保期望的热和电性能，诸如， 低薄层电阻、提高的热稳定性、增强的可靠性等。
图8为说明根据本发明实施例的另一栅结构的截面图。
参考图8,栅结构包括隧道绝缘层310、电荷俘获层图案325、阻挡层图 案335、第一导电层图案345、金属欧姆层图案355、防扩散层图案365、非 晶层图案375和第二导电层图案385,这些层顺序堆叠在衬底300上。
第一导电层图案345、金属欧姆层图案355、防扩散层图案365、非晶层 图案375和第二导电层图案385可与参考图3或图7描述的那些层基本相同 或基本相似。此外，第一导电层图案345、金属欧姆层图案355、防扩散层 图案365、非晶层图案375和第二导电层图案385可用作半导体器件中的栅 电极。
衬底300可包括半导体衬底或具有半导体层的衬底，诸如，SOI衬底、 GOI衬底等。隧道绝缘层310可包括氧化物、氮氧化物、掺入杂质的硅氧化 物、低介电材料等。隧道绝缘层310可具有基于衬底300上表面的相对薄的厚度。
电荷俘获层图案325可存储从村底300移动的电荷。电荷俘获层图案325 可包括氮化物，诸如，硅氮化物。可替换地，电荷俘获层图案325可具有多 层结构，其包括至少一层氧化物膜和至少一层氮化物膜。例如，电荷俘获层 图案325可包括顺序形成在隧道绝缘层310上的氧化物膜和氮化物膜。可替 换地，电荷俘获层图案325可具有下氮化物膜、氧化物膜和上氮化物膜。
阻挡层图案335可包括氧化物，诸如，硅氧化物。可替换地，阻挡层图 案325可包括具有高介电常数的金属氧化物。例如，阻挡层图案325可包括铪氧化物、钛氧化物、钽氧化物、锆氧化物、铝氧化物等。
根据本发明实施例，如上所述，栅结构还可确保低的薄层电阻和良好的 热稳定性，因为栅结构包括如上所述的第一导电层图案345、金属欧姆层图
案355、防扩散层图案365、非晶层图案375和第二导电层图案385。
图9至图13为说明根据本发明实施例的栅结构的制造方法的截面图。 参考图9,栅才及绝缘层110和第一导电层120形成在衬底100上。衬底
100可包括半导体村底、SOI衬底、GOI衬底等。杂质可被掺入到衬底100
的预定部分以形成含有杂质的阱。例如，P型或N型杂质可通过离子注入工
艺掺入到衬底100的预定部分。
栅极绝缘层110可通过化学气相沉积(CVD )工艺、原子层沉积(ALD )
工艺、溅射工艺、热氧化工艺、脉冲激光沉积(PLD)工艺等来形成。此外，
栅极绝缘层110可采用硅氧化物、铪氧化物、锆氧化物、钽氧化物和/或铝氧
化物来形成。
在本发明实施例中，第一导电层120可通过CVD工艺、等离子体增强 化学气相沉积(PECVD)工艺、低压化学气相沉积(LPCVD)工艺等采用 多晶硅形成。当第一导电层120包括多晶硅时，在初始多晶硅层形成在栅极 绝缘层110上之后，杂质可被掺入到初始多晶硅层中。可替换地，在栅极绝 缘层110上形成初始多晶硅层的同时，杂质可被注入到初始多晶硅层中。例 如，杂质可由原位掺杂工艺来掺入。这里，杂质可包括P型杂质，诸如，硼、 铟、镓等。可替换地，杂质可包括N型杂质，如，磷、砷、锑等。
在本发明一些实施例中，第一导电层120可通过CVD工艺、ALD工艺、 PLD工艺、、践射工艺、蒸发工艺等采用金属和/或金属化合物来形成。例如， 第一导电层120可采用鴒、钛、铝、镍、钽、钨氮化物、钨硅化物、钛氮化 物、钬硅化物、铝氮化物、钛铝氮化物、镍珪化物和/或钴硅化物来形成。
参考图10，金属欧姆层130和防扩散层140顺序形成在第一导电层120上。
金属欧姆层130可采用具有低电阻率和高熔点的金属通过CVD工艺、 ALD工艺、PLD工艺、溅射工艺、蒸发工艺、PECVD工艺等来形成。例如， 金属欧姆层130可采用钛、钽、鴒和/或钼来形成。可替换地，金属欧姆层 130可采用包括钛、钽、钨和钼中至少一种的合金来形成。
在本发明实施例中，金属欧姆层130可具有小于约50A的薄厚度，该薄厚度从第一导电层120的上表面测量得到。可替换地，在第一导电层120上 形成金属欧姆层130的同时，当金属欧姆层130中的金属与第一导电层120 中的硅反应时，金属硅化物膜可在第一导电层120和金属欧姆层130之间产 生。
防扩散层140可采用金属氮化物通过CVD工艺、ALD工艺、溅射工艺、 PECVD工艺、PLD工艺、蒸发工艺等来形成。防扩散层140可采用金属氮 化物来形成，在该金属氮化物中金属与包括在第二导电层160中的金属基本 相同(见图12)。可替换地，防扩散层140可采用金属氮化物来形成，在该 金属氮化物中的金属与包括在金属欧姆层130中的金属基本相同。例如，防 扩散层140可采用鴒氮化物、钛氮化物、钽氮化物、钼氮化物、铝氮化物等 来形成。
在本发明实施例中，防扩散层140可包括钨氮化物(WNX)，其中x的 值可在约0.2至约0.9的范围。当防扩散层140采用鴒氮化物形成时，钨氮 化物中的氮的重量比可以考虑到栅结构的电性能而改变。例如，防扩散层140 中的氮的重量比可基本大于约20% (按重量计)。防扩散层图案140可防止 第一导电层120中的杂质在后续工艺中朝向第二导电层160扩散。
参考图11，非晶层150形成在防扩散层140上。非晶层150通过CVD 工艺、ALD工艺、PECVD工艺等来形成。此外，非晶层150可釆用非晶硅 或非晶金属硅化物来形成。非晶层150采用非晶硅或非晶金属硅化物形成。 例如，非晶层150可采用非晶鴒硅化物形成。在本发明一些实施例中，非晶 层150可采用具有高熔点的金属硅化物来形成，例如，非晶钛硅化物、非晶 钼硅化物、非晶钽硅化物和/或非晶鵠硅化物。
在本发明一些实施例中，杂质可被掺入到非晶层150中以提高非晶层 150的非晶性能。这里，杂质可包括具有相对高的分子量的元素。例如，杂 质可包括氳、氖、氮等。
参考图12，第二导电层160形成在非晶层150上。第二导电层160可采 用具有高熔点的金属通过CVD工艺、PECVD工艺、ALD工艺、蒸发工艺、 溅射工艺、PLD工艺等来形成。例如，第二导电层160可采用钨、钛、钽、 钼等形成。可替换地，第二导电层160可采用包括钨、钛、钽、钼、镍和铝 中至少 一种的合金来形成。
参考图13,第二导电层160、非晶层150、防扩散层140、金属欧姆层
18130和第一导电层120被部分地蚀刻，使得第一导电层图案125、金属欧姆 层图案135、防扩散层图案145、非晶层图案155和第二导电层图案165顺 序形成在栅绝缘层110上。在本发明实施例中，将掩模设置在第二导电层160 上之后，第二导电层160、非晶层150、防扩散层140、金属欧姆层130和第 一导电层120可采用该掩模来蚀刻。掩模可包括氮化物、氮氧化物、光致抗 蚀剂等。
在一些实例实施例中，间隔体可形成在第一导电层图案125、金属欧姆 层图案135、防扩散层图案145、非晶层图案155和第二导电层图案165的 侧壁上。在形成间隔体时，间隔体形成层可形成在栅绝缘层IIO上以覆盖第 二导电层图案165。间隔体形成层可沿着第一导电层图案145、金属欧姆层 图案135、防扩散层图案145、非晶层图案155和第二导电层图案165的轮 廓共形地形成。间隔体形成层可采用氮化物或氮氧化物通过CVD工艺、 PECVD工艺等来形成。间隔体可通过各向异性蚀刻间隔体形成层来获得。
随着第二导电层图案165的形成，栅结构设置在衬底100上。如上所述， 通过简单的工艺可获得具有增强的电性能的4册结构。
图14至图16为说明根据本发明实施例的栅结构的另一制造方法的截面图。
参考图14,隧道绝缘层(tunnel insulation layer ) 210、下导电层KO和 介电层230形成在衬底200上。
隧道绝缘层210可采用氧化物、氮氧化物或低介电材料通过热氧化工艺、 CVD工艺、ALD工艺、PECVD工艺、賊射工艺等来形成。例如，隧道绝缘 层210可采用硅氧化物、硅氮氧化物、硅酸盐、有机硅酸盐等来形成。
下导电层220可通过CVD工艺、PECVD工艺、ALD工艺、溅射工艺、 蒸发工艺等来形成。此外，下导电层220可采用多晶硅、具有高功函数的金 属或金属化合物来形成。例如，下介电层220可采用掺有杂质的多晶硅、钨、 钛、钴、镍、鴒硅化物、鴒氮化物、钛硅化物、钛氮化物、钴硅化物、镍硅 化物等来形成。
介电层230可通过CVD工艺、PECVD工艺、溅射工艺、PLD工艺、 ALD工艺等形成在下导电层220上。介电层230可采用氧化物、氮化物和/ 或具有高介电常数的金属氧化物来形成。例如，介电层230可采用硅氧化物、 硅氮化物、铪氧化物、铝氧化物、钽氧化物、锆氧化物等来形成。在本发明一些实施例中，介电层230可形成为具有多层结构。例如，下 氧化物膜、氮化物膜和上氧化物膜可顺序形成在下电极层220上，这样便设 置了介电层230。
参考图15,控制栅层形成在介电层230上。控制栅层包括顺序形成在介 电层230上的第一导电膜240、金属欧姆层250、防扩散膜260、非晶膜270 和第二导电膜280。这里，第一导电膜240、金属欧姆膜250、防扩散膜260、 非晶膜270和第二导电膜280可通过与参考图9至12描述的工艺基本相同 或基本相似的工艺来形成。
在本发明一些实施例中，杂质可掺入到非晶膜270中以提高非晶膜270 到非晶性能。这里，杂质可包括具有相对高的分子量的元素，例如，氩、氖、 氮等。
参考图16,第二导电膜280、非晶膜270、防扩散膜260、金属欧姆膜 250、第一导电膜240、介电层230和下导电层220被部分蚀刻，这样浮置栅 极225、介电层图案235、第一导电膜图案245、金属欧姆膜图案255、防扩 散膜图案265、非晶膜图案275和第二导电膜图案285顺序形成在隧道绝缘 层210上。在本发明实施例中，通过利用设置在第二导电膜280上的掩模来 构图下导电层220、介电层230、第一导电膜240、金属欧姆膜250、防扩散 膜260、非晶膜270和第二导电膜280来形成浮置栅极225、介电层235、第 一导电膜图案245、金属欧姆膜图案255、防扩散膜图案265、非晶膜图案 275和第二导电膜图案285。这里，掩模可包括氮化物、氮氧化物、光致抗 蚀剂等。
根据浮置栅极225、介电层图案235、第一导电膜图案245、金属欧姆膜 图案255、防扩散膜图案265、非晶膜图案275和第二导电膜图案285的形 成，栅结构设置在衬底200上。
根据本发明实施例，栅结构可确保增强的电性能，因为栅结构具有低的 薄层电阻以及在金属欧姆膜图案255、防扩散膜图案265、非晶膜图案275 和第二导电膜图案285之间的均匀分界面而不产生硅氮化物的凝聚。
图17至图19为说明根据本发明实施例的栅结构的另一制造方法的截面图。
参考图17，隧道绝缘层310、电荷俘获层320和阻挡层330顺序形成在 衬底300上。隧道绝缘层310可通过与参考图14描述的形成隧道绝^^层210的工艺 基本相同或基本相似的工艺来形成。
电荷-f孚获层320可通过CVD工艺、PECVD工艺、ALD工艺、賊射工 艺、蒸发工艺等来形成。电荷俘获层320可釆用氮化物诸如硅氮化物来形成。 可替换地，电荷俘获层320可采用至少一层氧化物膜和至少一层氮化物膜形 成。例如，电荷俘获层320可具有多层结构，其包括顺序形成在隧道绝缘层 310上的氧化物膜和氮化物膜。可替换地，电荷俘获层320可具有另一多层 结构，其包括顺序形成在隧道绝缘层310上的下氮化物膜、氧化物膜和上氮 化物膜。
阻挡层330可釆用氧化物通过CVD工艺、PECVD工艺、LPCVD工艺 等形成。例如，阻挡层330可包括硅氧化物。可替换地，阻挡层330可采用 具有高介电常数的金属氧化物，例如，铪氧化物、钛氧化物、钽氧化物、锆 氧化物、铝氧化物等来形成。这里，阻挡层330可通过CVD工艺、PECVD 工艺、ALD工艺、溅射工艺、PLD工艺、蒸发工艺等形成。
参考图18,栅电极层形成在阻挡层330上。栅电极层可包括顺序形成在 阻挡层330上的第一导电膜340、金属欧姆膜350、防扩散膜360、非晶膜 370和第二导电膜380。这里，.第一导电膜340、金属欧姆膜350、防扩散膜 360、非晶膜370和第二导电膜380可通过与参考图9至图12描述的形成第 一导电层120、金属欧姆层130、防扩散层140、非晶层150和第二导电层 160的工艺基本相同或基本相似的工艺来形成。
参考图19,第二导电膜380、非晶膜370、防扩散膜360、金属欧姆膜 350、第一导电膜340、阻挡层330和电荷俘获层320被部分蚀刻，由此在隧 道绝缘层310上形成电荷俘获层图案325、阻挡层图案335、第一导电膜图 案345、金属欧姆膜图案355、防扩散膜图案365、非晶膜图案375和第二导 电膜图案385。
在本发明一些实施例中，间隔体可形成在电荷俘获层图案325、阻挡层 335、第一导电膜图案345、金属欧姆膜图案355、防扩散膜图案365、非晶 膜图案375和第二导电膜图案385的侧壁上。间隔体可采用氮化物或氮氧化 物形成。例如，间隔体可采用硅氮化物或硅氮氧化物形成。此外，间隔体可 通过各向异性蚀刻工艺来获得。
根据本发明实施例，栅结构可具有低的薄层电阻以及在栅结构的膜图案之间的均匀分界面而不产生氮化物的凝聚。
图20为说明根据本发明实施例具有栅结构的易失性半导体器件的截面
图。虽然图20中说明DRAM器件，但是栅结构可应用于其他易失性半导体 器件，例如，SRAM器件。
参考图20，半导体器件包括设置在衬底400上的栅结构475、第一杂质 区407、第二杂质区409和电容器580。
隔离层(isolation layer) 405位于衬底400上以限定有源区和场区。隔 离层405可包括氧化物，诸如，旋涂玻璃(SOG )、未4参杂硅化物玻璃(USG )、 高密度等离子体-化学气相沉积(HDP - CVD )氧化物、正硅酸乙酯(TEOS )、 等离子体增强-TEOS ( PE-TEOS )、易流动氧化物(FOX, flowable oxide )、 东燃硅氮烷(Tonen silazane, TOSZ )等。绝缘层405可通过CVD工艺、PECVD 工艺、HDP-CVD工艺、旋涂工艺等形成。
栅结构475包括介电层图案415、第一导电层图案425、金属欧姆层图 案435、防扩散层图案445、非晶层图案455和第二导电层图案465。
在本发明实施例中，多个栅结构可沿第一方向形成在衬底400上，然而 每个栅结构可沿第二方向延伸。这里，第二方向可基本垂直于第一方向。
栅掩模485形成在栅结构475上，间隔体495设置在栅结构475和栅掩 模485的侧壁上。栅掩模485可包括关于栅结构475具有蚀刻选择性的材料。 例如，栅掩模485可采用硅氮化物、硅氮氧化物、石圭氧化物等形成。间隔体 495可采用关于栅结构475也具有蚀刻选择性的材料形成。例如，间隔体495 可采用硅氮化物、硅氮氧化物等形成。
第一杂质区407和第二杂质区409位于衬底400的靠近才册结构475的部 分处。第一杂质区407和第二杂质区409可通过将N型或P型杂质掺入衬底 400的该部分而形成。第一杂质区407和第二杂质区409可用作晶体管中的 源才及区禾口漏4及区。
第一绝缘层500形成在衬底400上以覆盖对册结构475。第一绝缘层500 可包括氧化物诸如硅氧化物。例如，第一绝缘层500可采用硼-磷硅酸盐玻 璃(BPSG)、 USG、 SOG、 TEOS、 PE-TEOS、 TOSZ、 FOX等形成。第一绝 缘层500可被平坦化以具有水平上表面。例如，第一绝缘层500可通过化学 机械抛光(CMP)工艺和/或回蚀工艺被部分去除直到暴露出栅掩模485。
第一接触507和第二接触509穿过第一绝缘层500而形成在第一杂质区407和第二杂质区409上。第一接触507和第二接触509可包括金属、金属 化合物和/或掺杂的多晶硅。例如，第一接触507和第二接触509的每个可采 用鴒、鴒氮化物、铝、铝氮化物、铜、钛、钛氮化物、钽、钽氮化物等形成。 这些可单独使用或组合使用。
位线(未示出)设置在第一绝缘层500上。位线与第一接触507接触。 位线可包括金属、金属化合物和/或掺杂的多晶硅。例如，位线可采用鴒、钨 氮化物、铝、铝氮化物、铜、钛、钛氮化物、钽、钽氮化物等形成。在本发 明实施例中，多条位线可沿着第二方向形成。每条位线可具有多层结构，该 多层结构具有位线电极、位线掩冲莫和位线间隔体。
第二绝缘层510位于第一绝缘层500上以覆盖位线。第二绝缘层510可 包括氧化物，诸如，BPSG、 USG、 TEOS、 PE-TEOS、 FOX、 TOSZ、 SOG、 HDP-CVD氧化物等。第二绝缘层510可通过CVD工艺、旋涂工艺、PECVD 工艺、HDP-CVD工艺等形成。第二绝缘层510可通过CMP工艺和/或回蚀 工艺被部分去除直到暴露出位线，这样第二绝缘层510可具有平坦上表面。
第三绝缘层520形成在第二绝缘层510上。第三绝缘层520可包括氧化 物，例如，BPSG、 FOX、 USG、 TEOS、 PE-TEOS、 TOSZ、 SOG、 HDP-CVD 氧化物等。可替换地，第三绝缘层520可通过CVD工艺、旋涂工艺、PECVD 工艺、HDP-CVD工艺等形成。
第三接触530穿过第二绝缘层510和第三绝缘层520设置在第二接触 509上。第三接触530可包括金属、金属化合物和/或掺杂的多晶硅。例如， 第三接触530可采用鴒、鴒氮化物、铝、铝氮化物、铜、钛、钛氮化物、钽、 钽氮化物等形成。这些可单独使用或以混合物使用。
电容器580位于第三绝缘层520上以与第三接触530相接触。电容器580 包括下电极550、介电层560和上电极570。下电极550和上电极570的每 个可包括金属、金属化合物和/或掺杂的多晶硅。例如，下电极550和上电极 570的每个可采用钨、鴒氮化物、钨硅化物、铝、铝氮化物、铜、钛、钛氮 化物、钛硅化物、钽、钽氮化物、钽硅化物、钴硅化物、镍硅化物等形成。 这些可单独使用或以混合物使用。
介电层560可采用氧化物、氮化物和/或具有高介电常熟的金属化合物形 成。例如，介电层可包括硅氧化物、硅氮化物、钽氧化物、铪氧化物、铝氧 化物、锆氧化物等。可替换地，介电层560可具有多层结构，该多层结构包括至少 一层氧化物膜、至少 一层氮化物膜和/或至少 一层金属化合物膜。
在本发明实施例中，蚀刻停止层540设置在第三绝缘层520上。蚀刻停 止层540可采用氮化物通过CVD工艺、PECVD工艺、LPCVD工艺等来形 成。例如，蚀刻停止层540可包括石圭氮化物。
栅结构475可具有低的薄层电阻和良好的热稳定性，使得包括栅结构 475的易失性半导体器件可确保高响应速度和提高的可靠性。例如，当易失 性半导体器件具有低于约70纳米的临界尺寸时，包括栅结构475的易失性 半导体器件可具有增强的电性能。
图21为说明具有根据本发明实施例的栅结构的非易失性半导体器件的 截面图。图21可说明浮置栅型闪存器件。
参考图21,非易失性半导体器件包括设置在衬底600上的栅结构695、 第一杂质区605、第二杂质区607、第三杂质区609、公共源极线(CSL ) 730 和位线760。
栅结构695具有隧道绝缘层615、浮置栅625、介电层图案635、第一导 电多晶硅层图案645、金属欧姆层图案655、防扩散层图案665、非晶层图案 675和第二导电层图案685。 4册结构695可沿第二方向延伸，然而，多个栅 结构可沿着基本垂直于第二方向的第一方向形成。在本发明实施例中，栅结 构可用作非易失性半导体器件中的字线、串选择线(SSL, string selection line ) 和接地选4奪线(GSL)。
间隔体705形成在栅结构695的侧壁上，保护层710位于4册结构695和 间隔体705上。间隔体705和保护层710的每个可包括氮化物，例如，硅氮 化物。
第一至第三杂质区605、607和609通过将N型或P型杂质掺入衬底600 的预定部分来形成。第一杂质区605可设置于在一行中的字线、SSL和GSL 之间。第二杂质区607和第三杂质区609可位于两行之间。
第一绝缘层740设置在衬底600上以覆盖栅结构695和保护层710。第 一绝缘层740可采用氧化物来形成，例如，硅氧化物。CSL730穿过第一绝 缘层740形成在第二杂质区607上。CSL 730可包括金属、金属化合物和/ 或掺杂的多晶硅。
第二绝缘层750位于第一绝缘层740和GSL 730上。第二绝缘层750可 包括氧化物，诸如，BPSG、 USG、 SOG、 TEOS、 PE國TEOS、 FOX、 TOSZ、
24HDP-CVD氧化物等。
位线接触720穿过第一绝缘层740和第二绝缘层750形成在第二杂质区 607上。位线接触750可包括金属、金属化合物和/或掺杂的多晶硅。例如， 位线接触750可采用鴒、钨氮化物、钨硅化物、铝、铝氮化物、铜、钛、钛 氮化物、钛硅化物、钽、钽氮化物、钽硅化物、钴硅化物、镍硅化物等形成。 这些可单独4吏用或以混合物4吏用。
位线760设置在第二绝缘层750上以与位线接触720相接触。位线760 可沿着第一方向延伸。位线760可包括金属、金属化合物和/或掺杂的多晶硅。
由于栅结构695可具有低的薄层电阻和期望的热稳定性，因此具有栅结 构695的非易失性半导体器件可确保增强的电性能，诸如，高响应速度、提 高的可靠性、低的运行能耗等。
图22为说明具有根据本发明实施例的栅结构的另一非易失性半导体器 件的截面图。图22可说明电荷俘获型闪存器件。
参考图22，非易失性半导体器件包括设置在衬底800上的栅结构895、 第一杂质区805、第二杂质区807、第三杂质区809、公共源极线(common source line, CSL ) 930和位线960。
栅结构895包括隧道绝缘层815、浮置栅极825、介电层图案835、第一 导电层图案845、金属欧姆层图案855、防扩散层图案865、非晶层图案875 和第二导电层图案885。
间隔体905附加地设置在栅结构895的侧壁上，保护层910形成在4册结 构895和间隔体905上。第一绝纟彖层940、第二绝纟彖层950和位线接触920 形成在衬底800、 4册结构895和保护层910上。
在本发明实施例中，多个栅结构可形成在非易失性半导体器件的单元区 域中，可设置在非易失性半导体器件的外围高压区域中。
图23为说明根据本发明实施例包括栅结构的存储器系统的方框图。
参考图23,存储系统1000可包括存储器件1010和电连接到存储器件 1010的控制器1020。
存储器件1010可包括具有根据本发明实施例的栅结构的易失性半导体
器件和/或包括具有根据本发明实施例的栅结构的非易失性半导体器件。非易
控制器1020可提供输入信号以控制存储器件1010的运行。当控制器1020如图21和图22所示应用于NAND型闪存器件时，控制器1020可提供 命令信号(CMD)和寻址信号(ADD)。当控制器1020用在NOR型闪存器 件时，控制器1020可提供命令信号、寻址信号、输入/输出信号(DQ)和高 电压(VPP)。也就是，控制器1020可提供各种信号以控制存储器件1010。 图24为说明包括根据本发明实施例的栅结构的计算机系统的方框图。 参考图24，计算机系统1100可包括存储器件1120和电连接到存储器件 1120的中央处理器(CPU)。例如，计算机系统1100可包括个人计算机或个 人数据助理。存储器件1120可直接连接到CPU 1110或通过BUS连接到CPU 1110。
根据本发明实施例，栅结构可包括在上导电层图案和防扩散层图案之间 的非晶层图案。因此，栅结构可具有低的薄层电阻以及在上导电层图案与防 扩散层图案之间的均勻分界面。当栅结构应用于半导体器件中时，半导体器 件可具有期望的电性能，例如，高响应速度、提高的可靠性、低能耗等。此 外，金属欧姆层图案包括具有高熔点的金属并且具有期望的厚度，使得栅结 构可确保良好的热和电稳定性。
明的一些示范性实施例，但是本领域的一般技术人员可以在在不脱离本发明 的发明教导和优点的情况下，在实施例中可以进行各种改进。因此，所有这 些改进都包括在由权利要求界定的本发明的范围内。在权利要求中，装置加 功能的条款旨在覆盖这里描述的结构且执行所描述的功能，而不仅仅是结构 的等同物还是等同结构。因此，可以理解的是，上文是对本发明实施例的说 明并非将本发明限定为公开的特定实施例，对公开对实施例的改进以及其他 实施例都包括在权利要求的范围内。
本发明要求于2008年4月23日提交的韩国专利申请No. 2008-37556的 优先权，这里将其公开的内容引入作为参考。
权利要求
1.一种栅结构，包括在衬底上的绝缘层；在所述绝缘层上的第一导电层图案；在所述第一导电层图案上的金属欧姆层图案；在所述金属欧姆层图案上的防扩散层图案；在所述防扩散层图案上的非晶层图案；和在所述非晶层图案上的第二导电层图案。
2. 如权利要求1所述的栅结构，其中所述第一导电层图案包括多晶硅， 所述第二导电层图案包括金属。
3. 如权利要求2所述的栅结构，其中所述第二导电层图案、所述非晶层 图案、所述防扩散层图案和所述金属欧姆层图案分别包括鴒(W)、金属硅 化物(MSix)、鴒氮化物(WNx)和钛(Ti)。
4. 如权利要求3所述的栅结构，其中所述防扩散层图案的氮含量大于以 重量计约20%。
5. 如权利要求3所述的栅结构，其中所述防扩散层图案中的x值在0.2 至0.9的范围内。
6. 如权利要求3所述的栅结构，其中所述非晶层图案包括钨硅化物 (WSix)、钛硅化物(TiSix)、钼硅化物(MoSix)或钽硅化物(TaSix)。
7. 如权利要求3所述的栅结构，其中所述金属欧姆层的厚度小于约50A。
8. —种栅结构，包括 在衬底上的隧道绝缘层；在所述隧道绝缘层上的浮置栅极； 在所迷浮置栅极上的介电层图案；和 在所述介电层图案上的控制栅，该控制栅包括在所述介电层图案上的第一导电层图案；在所述第一导电层图案上的金属欧姆层图案；在所述金属欧姆层图案上的防扩散层图案；在所述防扩散层图案上的非晶层图案；和在所述非晶层图案上的第二导电层图案。
9. 如权利要求8所述的栅结构，其中所述第一导电层图案包括多晶硅， 所述第二导电层图案包括鴒，所述非晶层图案包括钨硅化物，防所述扩散层 图案包括鸽氮化物。
10. 如权利要求8所述的栅结构，其中所述浮置栅极包括 在所述隧道绝缘层上的附加第 一导电层图案； 在所述附加第 一导电层图案上的附加金属欧姆层图案； 在所述附加金属欧姆层图案上的附加防扩散层图案； 在所述附加防扩散层图案上的附加非晶层图案；和 在所述附加非晶层图案上的附加第二导电层图案。
11. 如权利要求9所述的栅结构，其中所述附加第一导电层图案包括多晶 硅，所述附加第二导电层图案包括鴒，所述附加非晶层图案包括钨硅化物， 所述附加防扩散层图案包括鴒氮化物。
12. —种4册结构，包括 在衬底上的隧道绝缘层； 在所述隧道绝缘层上的电荷俘获层图案； 在所述电荷俘获层图案上的阻挡层图案；和 在所述阻挡层图案上的栅电极，该栅电极包括在所述阻挡层图案上的第一导电层图案； 在所述第一导电层图案上的金属欧姆层图案； 在所述金属欧姆层图案上的防扩散层图案； 在所述防扩散层图案上的非晶层图案；和 在所述非晶层图案上的第二导电层图案。
13. —种栅结构的形成方法，包括 在衬底上形成绝缘层； 在所述绝缘层上形成第一导电层图案； 在所述第一导电层图案上形成金属欧姆层图案； 在所述金属欧姆层图案上形成防扩散层图案； 在所述防扩散层图案上形成非晶层图案；和 在所述非晶层图案上形成第二导电层图案。
14. 如权利要求13所述的方法，其中所述第二导电层图案采用钨形成， 所述非晶.层图案采用鴒硅化物形成，所述防扩散层图案采用钨氮化物形成。
15. 如权利要求14所述的方法，其中所述金属欧姆层图案采用钛形成。
16. 如权利要求13所述的方法，还包括将杂质注入到所述非晶层图案中 以改善所述非晶层图案的非晶特性。
17. —种4册结构的形成方法，包括 在衬底上形成隧道绝缘层； 在所述隧道绝缘层形成浮置栅极； 在所述浮置栅极上形成介电层图案；和通过在所述介电层图案上形成第一导电层图案、通过在所述第一导电层 图案上形成金属欧姆层图案、通过在所述金属欧姆层图案上形成防扩散层图 案、通过在所述防扩散层图案上形成非晶层图案以及通过在所述非晶层图案 上形成第二导电层图案而在所述介电层图案上形成控制栅。
18. 如权利要求17所述的方法，其中所述第二导电层图案采用钨形成， 所述非晶层图案采用鴒硅化物形成，所述防扩散层图案采用钨氮化物形成， 所述金属欧姆层图案采用钛形成。
19. 如权利要求17所述的方法，其中形成所述浮置栅极还包括 在所述隧道绝缘层上形成附加第一导电层图案； 在所述附加第一导电层图案上形成附加金属欧姆层图案； 在所述附加金属欧姆层图案上形成附加防扩散层图案； 在所述附加防扩散层图案上形成附加非晶层图案；和 在所述附加非晶层图案上形成附加第二导电层图案。
20. 如权利要求19所述的方法，其中所述附加第一导电层图案采用多晶 硅形成，所述附加第二导电层图案采用钨形成，所述附加非晶层图案采用钨 硅化物形成，所述附加防扩散层图案采用钨氮化物形成。
全文摘要
本发明公开一种栅结构及栅结构的形成方法。该栅结构包括在衬底上的绝缘层，在绝缘层上的第一导电层图案，在第一导电层图案上的金属欧姆层图案，在金属欧姆层图案上的防扩散层图案，在防扩散层图案上的非晶层图案，和在非晶层图案上的第二导电层图案。该栅结构可具有低的薄层电阻和期望的热稳定性。
文档编号H01L21/336GK101567382SQ20091013540
公开日2009年10月28日 申请日期2009年4月23日 优先权日2008年4月23日
发明者崔吉铉, 朴嬉淑, 白宗玟, 车泰昊, 郑圣熙, 金秉熙 申请人:三星电子株式会社