专利名称：Umos器件及其形成方法
技术领域：
本发明涉及半导体器件的制造领域，尤其涉及UMOS器件及其形成方法。
背景技术：
功率金属-氧化物-半导体场效应管(P0wer M0SFET)结构由于功能上的特殊性， 在非常广阔的领域有着广泛的应用，例如，磁盘驱动，汽车电子以及功率器件等等方面。以 功率器件为例，应用于功率器件的超大规模集成电路器件，其输出整流器要求能够在输入 20V电压而输出大约3. 3V电压和输入IOV电压而输出大约1. 5V电压；并且要求所述功率 器件能够具有IOV至50V范围的衰竭电压。对于现有的一些器件无法满足所述需求，例如 肖特基二极管(Schottky diodes)的衰竭电压范围大约在0. 5V。一种新型的器件结构，U-沟槽金属-氧化物-半导体场效应管 ("U"-groove-metal-oxide-silicon transistors, UM0S)被提出来解决上述这个问题。 在例如在美国专利公开号为US20080079065A1中还能发现更多关于UMOS制造的相关信息。UMOS是一种栅极或者漏极形成为“U”沟槽结构的场效应管，UMOS不但提供了上述 器件的解决方案，并且采用UMOS的器件能够比通常应用NMOS的器件节约大约40%的空间， 参照图1，图1为现有的UMOS的结构图，具体包括，半导体衬底100，位于半导体衬底100内 的掩埋漏极区，位于半导体衬底100上的外延层110，位于外延层110内的源极区122，位于 外延层110内的栅介质层123和位于外延层110内的栅介质层123内的栅导电层124，位于 外延层110内的体区(body) 121。然而，随着半导体技术的发展，半导体集成度的进一步提高，上述UMOS的沟道区 长度也会进一步缩小，上述沟道区长度的减小会导致UMOS在工作的时候耗尽区重叠而使 得UMOS器件失效。
发明内容
本发明解决的技术问题是避免UMOS器件在工作的时候耗尽区重叠。为解决上述问题，本发明提供一种UMOS器件的形成方法，包括提供衬底，所述衬 底为n+型衬底；在所述衬底表面形成η外延层；在所述η外延层内形成位于所述η外延层 表面侧的P阱；在所述η外延层和ρ阱内形成贯穿所述η外延层且位于ρ阱内的沟槽；在所 述沟槽底部和沟槽侧壁以及部分P阱与所述沟槽侧壁相邻的表面形成栅介质层；在所述栅 介质层表面形成栅电极层且所述栅电极层填充所述沟槽；在P阱内形成源极区和体区，所 述源极区与栅介质层相邻。可选的，栅电极层和栅介质层有部分形成在ρ阱表面。可选的，在所述沟槽底部和沟槽侧壁以及与所述沟槽侧壁相邻的ρ阱表面形成栅 介质层和在所述介质层表面形成填充所述沟槽的栅电极层具体步骤包括在所述沟槽底部 和沟槽侧壁以及P阱表面形成栅介质薄膜；在所述栅介质薄膜上形成填充所述沟槽的栅电 极层薄膜；在所述栅电极层薄膜表面形成与栅电极层对应的光刻胶图形；以所述光刻胶图形为掩膜，依次刻蚀栅电极层薄膜和栅介质薄膜，形成栅电极层和栅介质层。可选的，所述栅电极层材料为多晶硅或者导电金属材料。可选的，所述栅介质层材料为氧化硅或者氮化硅。可选的，所述η外延层的离子浓度要低于η.型衬底的离子浓度。本发明还提供一种UMOS器件η+型衬底；形成在η+型衬底表面的η外延层；形成 在η外延层表面的P阱；贯穿所述η外延层且位于P阱内的沟槽；形成在所述沟槽底部和沟 槽侧壁以及部分P阱与所述沟槽侧壁相邻的表面的栅介质层；形成在所述栅介质层表面的 栅电极层且所述栅电极层填充所述沟槽；形成在P阱内的源极区和体区，且所述源极区与 栅介质层相邻。可选的，所述栅电极层材料为多晶硅或者导电金属材料。可选的，所述栅介质层材料为氧化硅或者氮化硅。与现有技术相比，本发明具有以下优点本发明提供的制造方法形成的UMOS沟道 区足够宽，能够避免工作时UMOS的源极区和漏极区的耗尽区重叠导致UMOS失效现象出现。
图1为现有的UMOS器件的结构图；图2是本发明UMOS器件形成方法的一实施例的流程示意图；图3至图8为本发明UMOS器件形成方法的一实施例的过程示意图。
具体实施例方式由背景技术可知，现有的UMOS结构随着半导体集成度的进一步提高会出现沟道 区长度进一步缩小，导致UMOS耗尽区重叠而使得UMOS失效现象。为此，本发明的发明人提出一种新的UMOS器件形成方法，包括提供衬底，所述衬 底为η+型衬底；在所述衬底表面形成η外延层；在所述η外延层内形成位于所述η外延层 表面侧的P阱；在所述η外延层和ρ阱内形成贯穿所述η外延层且位于ρ阱内的沟槽；在所 述沟槽底部和沟槽侧壁以及部分P阱与所述沟槽侧壁相邻的表面形成栅介质层；在所述栅 介质层表面形成栅电极层且所述栅电极层填充所述沟槽；在P阱内形成源极区和体区，所 述源极区与栅介质层相邻。可选的，栅电极层和栅介质层有部分形成在ρ阱表面。可选的，在所述沟槽底部和沟槽侧壁以及与所述沟槽侧壁相邻的ρ阱表面形成栅 介质层和在所述介质层表面形成填充所述沟槽的栅电极层具体步骤包括在所述沟槽底部 和沟槽侧壁以及P阱表面形成栅介质薄膜；在所述栅介质薄膜上形成填充所述沟槽的栅电 极层薄膜；在所述栅电极层薄膜表面形成与栅电极层对应的光刻胶图形；以所述光刻胶图 形为掩膜，依次刻蚀栅电极层薄膜和栅介质薄膜，形成栅电极层和栅介质层。可选的，所述栅电极层材料为多晶硅或者导电金属材料。可选的，所述栅介质层材料为氧化硅或者氮化硅。可选的，所述η外延层的离子浓度要低于η.型衬底的离子浓度。本发明还提供一种UMOS器件η+型衬底；形成在η+型衬底表面的η外延层；形成 在η外延层表面的P阱；贯穿所述η外延层且位于P阱内的沟槽；形成在所述沟槽底部和沟槽侧壁以及部分P阱与所述沟槽侧壁相邻的表面的栅介质层；形成在所述栅介质层表面的 栅电极层且所述栅电极层填充所述沟槽；形成在P阱内的源极区和体区，且所述源极区与 栅介质层相邻。可选的，所述栅电极层材料为多晶硅或者导电金属材料。可选的，所述栅介质层材料为氧化硅或者氮化硅。在下面的描述中阐述了很多具体细节以便于充分理解本发明。但是本发明能够以 很多不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况 下做类似推广，因此本发明不受下面公开的具体实施的限制。其次，本发明利用示意图进行详细描述，在详述本发明实施例时，为便于说明，表 示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是实例，其在此不应 限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。图2是本发明UMOS器件形成方法的一实施例的流程示意图，图3至图8为本发明 UMOS器件形成方法的一实施例的过程示意图。下面结合图2至图8对本发明的UMOS器件 形成方法进行说明。步骤S101，提供衬底，所述衬底为η+型衬底。参考图3，提供衬底200，所述的衬底200可以是单晶硅、多晶硅或非晶硅；所述衬 底200也可以是硅、锗、砷化镓或硅锗化合物；该衬底200还可以具有外延层或绝缘层上硅 结构；所述的衬底200还可以是其它半导体材料，这里不再一一列举。需要特别指出的是，所述衬底200为具有一定掺杂浓度的η.型衬底，在本实施例 中，所述衬底200为磷掺杂的η.型衬底，所述衬底的电阻率为0. 0015ohm. cm,当然，需要特 别指出的是，也可以根据制备UMOS类型不同而适当的选择掺杂类型的衬底200以及其他电 阻率的衬底200，在此特地说明，不应过分限制本发明的保护范围。所述的衬底200为η+型衬底可以通过直接向衬底供应商购买获得也可以通过离 子注入工艺向没有掺杂的硅衬底内注入η型离子获得，在这里不做赘述。步骤S102，在所述衬底表面形成η外延层。参考图4，所述在所述衬底200表面形成η外延层210的工艺可以选用公知的外延 工艺，具体工艺在这里不做赘述。所述外延层的离子掺杂浓度要低于η.型衬底的离子浓度，具体的η外延层的离子 掺杂浓度由所需UMOS器件的参数决定，本领域的技术人员可以根据所需要制备的UMOS的 参数来选定外延层的离子掺杂浓度，在此特地说明，不应过分限制本发明的保护范围。步骤S103，在所述η外延层210内形成位于所述η外延层210表面侧的ρ阱。参考图5，所述ρ阱220形成工艺可以为公知的离子注入工艺，具体的ρ阱220的 离子掺杂浓度由所需P阱220的参数决定，本领域的技术人员可以根据所需ρ阱220的参 数来选定P阱220的离子掺杂浓度，在此特地说明，不应过分限制本发明的保护范围。步骤S104，在所述η外延层210和ρ阱220内形成贯穿所述η外延层210且位于 ρ阱220内的沟槽。参考图6，所述沟槽221的形成步骤包括在所述η外延层表面形成与所述沟槽 221对应的光刻胶图形；以所述光刻胶图形为掩膜，依次刻蚀所述η外延层210和ρ阱220 形成沟槽221。所述刻蚀ρ阱220的深度由需要制备的UMOS器件的参数来设定，本领域的技术人员可以根据所需要制备的UMOS器件的参数来设定刻蚀时间，控制沟槽221在ρ阱 220的深度，在此特地说明，不应过分限制本发明的保护范围。参考图7，如步骤S105所述，在所述沟槽221底部和沟槽221侧壁以及部分ρ阱 220与所述沟槽221侧壁相邻的表面形成栅介质层230。然后如步骤S106所述，在所述栅 介质层230表面形成栅电极层240且所述栅电极层240填充所述沟槽221。上述步骤具体包括通过在所述沟槽221底部和沟槽221侧壁以及ρ阱220表面 形成栅介质薄膜；在所述栅介质薄膜上形成填充所述沟槽221的栅电极层薄膜；在所述栅 电极层薄膜表面形成与栅电极层240对应的光刻胶图形；以所述光刻胶图形为掩膜，依次 刻蚀栅电极层薄膜和栅介质薄膜，形成栅电极层240和栅介质层230。需要指出的是，刻蚀形成的栅电极层240和栅介质层230有部分形成在ρ阱220 表面，而现有的UMOS器件的栅电极层和栅介质层仅仅形成在沟槽221内，现有的UMOS器件 在工作时候，源极区和漏极区的耗尽区容易重叠而使得UMOS器件失效，而本发明的形成的 栅电极层240和栅介质层230有部分形成在ρ阱220表面使得沟道区会比现有的UMOS器 件会更宽，从而避免了源极区和漏极区的耗尽区容易重叠的现象出现。所述栅介质层材料选自氧化硅或者氮化硅，栅电极层材料选自多晶硅或者导电金 属材料。步骤S107，在ρ阱220内形成源极区和体区，所述源极区与栅介质层230相邻。参考图8，如步骤S107所述，在ρ阱220内形成源极区251和体区252，所述源极 区251与栅介质层230相邻。所述形成源极区251和体区252的工艺步骤包括在所述ρ阱220表面形成与源 极区251对应的光刻胶图形；以所述与源极区251对应的光刻胶图形为掩膜，对ρ阱220进 行η+离子注入，形成源极区251 ；然后去除与源极区251对应的光刻胶图形，在所述ρ阱220 表面形成与体区252对应的光刻胶图形；以所述与体区252对应的光刻胶图形为掩膜，对ρ 阱220进行ρ+离子注入，形成体区252。请参考图8，以上述工艺形成的UMOS器件，包括η+型衬底200 ；形成在η+型衬底 200表面的η外延层210 ；形成在η外延层210表面的ρ阱220 ；贯穿所述η外延层210且 位于ρ阱220内的沟槽221 ；形成在所述沟槽221底部和沟槽221侧壁以及部分ρ阱220与 所述沟槽221侧壁相邻的表面的栅介质层230 ；形成在所述栅介质层230表面的栅电极层 240且所述栅电极层240填充所述沟槽221 ；形成在ρ阱220内的源极区251和体区252， 且所述源极区251与栅介质层230相邻。本发明提供的制造方法形成的UMOS器件沟道区足够宽，能够避免工作时UMOS器 件的源极区和漏极区的耗尽区重叠导致UMOS器件失效现象出现。虽然本发明已以较佳实施例披露如上，但本发明并非限定于此。任何本领域技术 人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应 当以权利要求所限定的范围为准。
权利要求
1.一种UMOS器件形成方法，其特征在于，包括 提供衬底，所述衬底为n+型衬底；在所述衬底表面形成η外延层；在所述η外延层内形成位于所述η外延层表面侧的ρ阱；在所述η外延层和P阱内形成贯穿所述η外延层且位于P阱内的沟槽；在所述沟槽底部和沟槽侧壁以及部分P阱与所述沟槽侧壁相邻的表面形成栅介质层；在所述栅介质层表面形成栅电极层且所述栅电极层填充所述沟槽；在P阱内形成源极区和体区，所述源极区与栅介质层相邻。
2.如权利要求1所述的UMOS器件形成方法，其特征在于，在所述沟槽底部和沟槽侧壁 以及与所述沟槽侧壁相邻的P阱表面形成栅介质层和在所述介质层表面形成填充所述沟 槽的栅电极层具体步骤包括在所述沟槽底部和沟槽侧壁以及P阱表面形成栅介质薄膜； 在所述栅介质薄膜上形成填充所述沟槽的栅电极层薄膜；在所述栅电极层薄膜表面形成与 栅电极层对应的光刻胶图形；以所述光刻胶图形为掩膜，依次刻蚀栅电极层薄膜和栅介质 薄膜，形成栅电极层和栅介质层。
3.如权利要求1所述的UMOS器件形成方法，其特征在于，所述栅电极层材料为多晶硅 或者导电金属材料。
4.如权利要求1所述的UMOS器件形成方法，其特征在于，所述栅介质层材料为氧化硅或者氮化硅。
5.如权利要求1所述的UMOS器件形成方法，其特征在于，所述η外延层的离子浓度要 低于η+型衬底的离子浓度。
6.一种UMOS器件，其特征在于，包括 η.型衬底；形成在η+型衬底表面的η外延层； 形成在η外延层表面的ρ阱； 贯穿所述η外延层且位于ρ阱内的沟槽；形成在所述沟槽底部和沟槽侧壁以及部分P阱与所述沟槽侧壁相邻的表面的栅介质层；形成在所述栅介质层表面的栅电极层且所述栅电极层填充所述沟槽； 形成在P阱内的源极区和体区，且所述源极区与栅介质层相邻。
7.如权利要求6所述的UMOS器件，其特征在于，所述栅电极层材料为多晶硅或者导电 金属材料。
8.如权利要求6所述的UMOS器件，其特征在于，所述栅介质层材料为氧化硅或者氮化娃。
全文摘要
一种UMOS器件及其形成方法，其中UMOS器件形成方法包括提供衬底，所述衬底为n+型衬底；在所述衬底表面形成n外延层；在所述n外延层内形成位于所述n外延层表面侧的p阱；在所述n外延层和p阱内形成贯穿所述n外延层且位于p阱内的沟槽；在所述沟槽底部和沟槽侧壁以及部分p阱与所述沟槽侧壁相邻的表面形成栅介质层；在所述栅介质层表面形成栅电极层且所述栅电极层填充所述沟槽；在p阱内形成源极区和体区，所述源极区与栅介质层相邻。本发明提供的制造方法形成的UMOS沟道区足够宽，能够避免工作时UMOS器件的源极区和漏极区的耗尽区重叠导致UMOS器件失效现象出现。
文档编号H01L29/78GK102074477SQ20091019922
公开日2011年5月25日 申请日期2009年11月20日 优先权日2009年11月20日
发明者郑大燮, 陈德艳 申请人:中芯国际集成电路制造(上海)有限公司