专利名称：制造图像传感器的方法
技术领域：
本发明的实施例涉及电子器件及其方法。 一些实施例涉及制造图像传感器的方法。
背景技术：
图像传感器可包括可以将光学图像转换为电信号的半导体器件。图像传感器可分为电荷耦合器件(CCD)和/或CMOS图像传感器(CIS) 。 CIS的结构中，光电二极管区可接收光信号，将光信号转换为电信号，并且光电二极管区可与晶体管区水平布置，以处理电信号。水平图像传感器的结构中，在半导体衬底上面和/或上方将光电二极管区与晶体管区水平设置。在有限的面积内扩展光灵敏度区域，例如填充因数这一方面，水平图像传感器有局限性。 为了解决上述问题，用非晶硅(Si)来沉积光电二极管。此外，通过晶圆至晶圆(wafer-toiafer)接合方法在Si衬底上面和/或上方形成读出电路，和/或在读出电路上面和/或上方形成光电二极管，这涉及三维图像传感器。光电二极管可以通过金属线与读出电路相连接。 在根据单位像素划分光电二极管的蚀刻工艺过程中，例如，因为光电二极管包括与层间电介质层不同的材料，光电二极管的侧边被进一步蚀刻，使得在光电二极管的蚀刻部分形成自然氧化物层。自然氧化物层可将器件的电阻最大化，和/或将器件(例如图像传感器)的相关灵敏度最小化。 因此，需要一种制造图像传感器的方法和图像传感器，能够实质上将自然氧化物层的形成最小化，和/或将器件的工作性能最大化。
发明内容
本发明的实施例涉及一种制造图像传感器的方法。根据这些实施例，制造图像传感器的方法包括在半导体衬底上面和/或上方形成层间电介质层，层间电介质层可以包括金属线。在这些实施例中，制造图像传感器的方法包括在层间电介质层上面和/或上方形成图像感测部，图像感测部可以包括具有第一掺杂层和/或第二掺杂层的堆叠结构。
根据本发明的实施例，制造图像传感器的方法包括通过将图像感测部和/或层间电介质层穿孔，形成暴露金属线的通孔。在这些实施例中，制造图像传感器的方法包括对于具有通孔的半导体衬底进行清洗工艺。在这些实施例中，当形成通孔时，在图像感测部上面和/或上方形成底切(undercut)。在实施例中，制造图像传感器的方法包括通过清洗工艺将自然氧化物层从底切中去除。
示例性图1至图9是示出根据本发明的实施例的制造图像传感器的工艺的剖视图。
具体实施例方式
本发明的实施例涉及制造图像传感器的方法。这些实施例并不限于CMOS图像传感器，而几乎适用于例如所有的图像传感器，例如需要光电二极管的CCD图像传感器。参照示例性图1至图9，说明根据实施例的制造图像传感器的方法。 参照图1 ，在半导体衬底100上面和/或上方可形成金属线150和/或层间电介质层160，半导体衬底100可包括读出电路120。根据实施例，半导体衬底100可包括单晶硅衬底和/或多晶硅衬底。在实施例中，半导体衬底100可包括掺杂有P型杂质和/或N型杂质的衬底。 根据实施例，在半导体衬底100上面和/或上方可形成界定有源区的隔离层110。在实施例中，读出电路120可包括晶体管，并且可形成在有源区上面和/或上方。在实施例中，读出电路120可包括传输晶体管(Tx)121、复位晶体管(Rx)123、驱动晶体管(Dx)125和/或选择晶体管(Sx)127。在实施例中，离子注入区130可包括浮置扩散(FD)区131。在实施例中，可为每个晶体管形成源/漏区133、135和/或137。在实施例中，读出电路120可适用于3Tr结构和/或5Tr结构。 根据实施例，当在半导体衬底100上面和/或上方形成读出电路120时，可在半导体衬底100上面和/或上方形成电子结区140。在实施例中，在电子结区140上面和/或上方可形成第一导电类型连接区147，使得第一导电类型连接区147能连接到金属线150。
根据实施例，电子结区140可以是PN结区，但是实施例不限于此。在实施例中，电子结区140可包括第二导电类型的阱141，可包括第一导电类型的离子注入层143，和/或可包括第二导电类型的离子注入层145，其中第一导电类型的离子注入层143可形成在第二导电类型的外延层上面和/或上方，第二导电类型的离子注入层145可形成在第一导电类型的离子注入层143上面和/或上方。在实施例中，PN结区140可以是P0145/N-143/P-141结区，但是实施例不限于此。在实施例中，第一衬底100可由第二导电类型传导，但是实施例不限于此。 根据实施例，将器件设计为在Tx 121的源极和漏极两个端子之间具有电势差，从而能够实现光电荷实质上的全部转储(fully-dumping)。在实施例中，光电二极管产生的光电荷可转储到FD区131，从而能够实现输出图像相关灵敏度的最大化。在实施例中，可以在第一衬底100上面和/或上方形成电子结区140，形成的第一衬底100包括读出电路120，使得在Tx 121的源极和漏极两个端子之间具有电势差，从而能够实现光电荷实质上的全部转储。 实施例涉及光电荷的转储。参照图1和图2所示的转储结构。根据实施例，与具有N+结的FD节点131相比，电子结区140的？0/^-/ -结传递所施加电压的一部分，并且可在预定电压时夹断(pinch off)。在实施例中，用于夹断(pinch-off)的电压与锁定(pinning)电压有关。在实施例中，锁定电压取决于PO层145和/或N-层143的掺杂浓度。
根据实施例，电子从光电二极管产生并移动到P0/N-/P-结区140。在实施例中，当Tx 121导通时电子传递到FD节点131，因此电子可转化为电压。在实施例中，因为P0/N-/P-结区140的最大电压可变为锁定电压和/或FD节点131的最大电压可以是Vdd-RxVth，所以设置在芯片上方的光电二极管产生的电子由于Tx 121两个端子之间的电势差而实质上全部转储到FD节点131，基本上没有电荷共享。 根据实施例，在半导体衬底100 (例如硅衬底)上面和/或上方形成PO/N-/P-阱结，而不是^/ -阱结。在实施例中，在4-Tr八 5复位操作中，因为在？0/^-/ -阱结中正电压被施加到N-层143，地电压被施加到P0145和/或P-阱141，所以与BJT结构类似， 0/^-/ -阱双结结构在超过预定电压时夹断。在实施例中，电压与锁定电压相关。在实施例中，在源/漏(例如Tx 121的源极和漏极)两个端子之间会出现电势差，因此在Tx 121的通/断操作中，光电荷通过Tx 121从N-阱实质上全部转储到FD 131。在实施例中，电荷共享被最小化。在实施例中，与光电二极管连接到N+结区时的情况不同，饱和度和/或灵敏度的下降被最小化。 根据实施例，可在光电二极管与读出电路120之间形成第一导电类型的连接区147。在实施例中，光电荷可形成比较平滑的移动路径。在实施例中，暗电流源被最小化。在实施例中，饱和度和/或灵敏度的下降被最小化。 根据实施例，可在PO/N-/P-结区140的表面上面和/或上方形成N+掺杂区，作为第一导电类型的连接区147以用于欧姆接触。在实施例中，N+区147可通过P0区145接触N-区143。在实施例中，第一导电类型的连接区147的宽度被最小化，以保护它不变成实质上的泄漏源。 根据实施例，可在蚀刻金属触点151a之后进行插塞注入，但是实施例不限于此。在实施例中，可以在形成离子注入图案之后，用该离子注入图案作为离子注入掩模形成第一导电类型的连接区147。在实施例中，只有触点形成部分被局部地掺杂N+杂质，以帮助形成欧姆接触同时将暗电流最小化，而不是在Tx源的整个表面都掺杂N+杂质，这是由于硅表面的悬挂键(dangling bond)，会使暗电流被最大化。 参照图3，图3的剖视图示出根据实施例的读出电路的结构。根据实施例，可在电子结区140的一侧形成第一导电类型的连接区148。在实施例中，可在？0/^-/ -结区140上面和/或上方形成N+连接区148用于欧姆接触。 形成N+连接区148和/或M1C触点151a的工艺可能会变成泄漏源。因为在操作时反向偏置电压会被施加到PO/N-/P-结区140，所以在衬底表面上面和/或上方会产生电场。在形成触点的工艺过程中由于电场而产生的晶体缺陷可能会变成泄漏源。当在PO/N-/P-结区140表面上面和/或上方形成N+连接区148时，N+/PO结区148和145附加地产生电场，因此进一步产生泄漏源。 根据实施例，在所示的布局中，在包括N+连接区148的有源区上面和/或上方形成接触插塞151a，不掺杂到P0层中，使得接触插塞151a连接到N-结区143。在实施例中，衬底IOO(可以是硅衬底)表面上面和/或上方不产生电场。在实施例中，例如在三维集成的CIS中，暗电流被最小化。 再参照图l，可在半导体衬底100上面和/或上方形成层间电介质层160和/或金属线150。根据实施例，金属线150可包括金属触点151a、第一金属Ml 151、第二金属M2
6152和/或第三金属M3 153，但是实施例不限于此。在实施例中，在形成第三金属之后，在沉积绝缘层之后通过平坦化工艺形成层间电介质层160，以防止第三金属153暴露。在实施例中，具有实质上一致表面轮廓的层间电介质层160的表面被暴露在半导体衬底100上面和/或上方。 参照图4，可在层间电介质层160上面和/或上方形成图像感测部200。根据实施例，图像感测部200可具有由PN结组成的光电二极管结构，PN结包括第一掺杂层(N-层)210和/或第二掺杂层(P+层)220。在实施例中，图像感测部200可包括欧姆接触层(N+层)230，该层可以在第一掺杂层下面。 根据实施例，图4所示的金属线150的第三金属153和/或层间电介质层160可代表图1所示的一部分金属线150和/或一部分层间电介质层160。在实施例中，为了便于说明，未示出读出电路120和一部分金属线150。在实施例中，例如通过在晶体P型载体衬底(carrier substrate)上面和/或上方依次注入N型杂质(N-)和/或P型杂质(P+)，图像感测部200可形成为包括第一掺杂层210和第二掺杂层220的堆叠结构。在实施例中，可在第一掺杂层210下部的上面和/或上方注入高浓度的N型杂质(N+)，以形成欧姆接触层230。在实施例中，欧姆接触层230可降低图像感测部200与金属线150之间的接触电阻。在实施例中，第一掺杂层210具有比第二掺杂层220更大的面积。在实施例中，可扩展损耗区。在实施例中，将光电荷的产生最大化。 根据实施例，例如在将载体衬底的欧姆接触层230设置在层间电介质层160上面和/或上方之后，可将半导体衬底100与载体衬底接合起来。在实施例中，通过裂开工艺(cleaving process)将具有氢层的载体衬底去除，从而暴露出与层间电介质层160接合的图像感测部200。在实施例中，可暴露出第二掺杂层220的表面。在实施例中，图像感测部200的高度大约在1. 0 ii m与1. 5 ii m之间。在实施例中，可通过晶圆至晶圆接合方法将具有读出电路120的半导体衬底100与图像感测部120接合起来，从而将缺陷最小化。
根据实施例，可在读出电路120上方形成图像感测部200，以将填充因数最大化。在实施例中，因为图像感测部200与具有实质上一致表面轮廓的层间电介质层160接合，所以光电二极管200与层间电介质层260之间的物理接合强度被最大化。在实施例中，虽然图像感测部200可包括PN结结构，但是它也可包括PIN结结构。 参照图5，形成通过图像感测部200和/或层间电介质层160的第一通孔235。在实施例中，在图像感测部200上面和/或上方形成硬掩模和光致抗蚀剂图案之后，通过选择性地蚀刻图像感测部200来形成第一通孔235。在实施例中，通过第一蚀刻工艺形成第一通孔235。 根据实施例，因为图像感测部200包括的材料与层间电介质层160的材料实质上不同，所以由于附加蚀刻图像感测部200侧边而不附加蚀刻层间电介质层160，可形成底切170。在实施例中，当填充通孔时，在底切170处可形成自然氧化物层(native oxidelayer)，其通过将图像感测部200与层间电介质层160之间的电阻最大化从而阻止电流。
参照图6，形成通过层间电介质层160的第二通孔240。在实施例中，第二通孔240可暴露设置在层间电介质层160上面和/或上方的第三金属153的表面。在实施例中，在图像感测部200上面和/或上方形成硬掩模和光致抗蚀剂图案之后，通过选择性地蚀刻图像感测部200和/或层间电介质层160来形成第二通孔240。在实施例中，硬掩模的开口和光致抗蚀剂图案可暴露图像感测部200与第三金属153对应的表面。在实施例中，通过灰化工艺将光致抗蚀剂图案去除，将硬掩模保留在图像感测部200上面和/或上方。在实施例中，将硬掩模去除。在实施例中，通过第二蚀刻工艺形成第二通孔240。
根据实施例，对于第二通孔240进行清洗工艺，将自然氧化物层基本上去除。在实施例中，用化学制品，例如稀释的氟化氢(DHF)和/或含缓冲剂的氟化氢(buffered BHF)进行清洗工艺。在实施例中，通过清洗工艺使层间电介质层160的损失最小化。在实施例
中，进行清洗工艺，以达到将自然氧化物层去除大约IO人至50 A的程度。
参照图7，在具有第二通孔240的图像感测部200上面和/或上方分别形成第一阻挡层250和/或第二阻挡层260以及金属层270。在实施例中，第一阻挡层250和/或第二阻挡层260分别包括钛(Ti)和/或氮化钛(TiN)。在实施例中，金属层270可包括钨(W)、铜(Cu)和/或铝(Al)。在实施例中，金属层270可包括钨(W)。 根据实施例，在进行清洗工艺之后的大约两个小时内，分别形成第一阻挡层250和/或第二阻挡层260和/或金属层270。在实施例中，实质上防止在底切170处形成自然氧化物层。在实施例中，在底切170处分别形成第一阻挡层250和/或第二阻挡层260。
根据实施例，第一阻挡层250和/或第二阻挡层260分别可以基本上防止被第二通孔240暴露的第三金属153氧化，和/或可以保护层间电介质层160。在实施例中，可以沿图像感测部200和/或第二通孔240的阶梯差分别形成较小的厚度的第一阻挡层250和/或第二阻挡层260。在实施例中，通过沉积金属使得基本在分别具有第一阻挡层250和/或第二阻挡层260的第二通孔240上面和/或上方填充金属来形成金属层270。
参照图8，通过初级蚀刻工艺蚀刻金属层270，在第二通孔240内形成接触插塞275。根据实施例，初级蚀刻工艺涉及金属层270的回蚀刻(etchback)工艺。在实施例中，初级蚀刻工艺只选择性地去除钨(W)。在实施例中，通过使用材料SFx气体的蚀刻工艺形成接触插塞275，其中X大约在1到6之间，用Ar气作为蚀刻气体。在实施例中，SFx气体使Ti层和/或TiN层的表面变形，而不是蚀刻Ti层和/或TiN层。在实施例中，由于等离子体损伤，变形部分可能是缺陷源，因此可进行附加的工艺，将第一阻挡层250和/或第二阻挡层260分别去除。 根据实施例，通过初级蚀刻工艺形成的接触插塞275的高度与第一掺杂层210的高度对应。在实施例中，接触插塞275暴露出第二通孔240对应于第二掺杂层220的第二阻挡层260。在实施例中，形成接触插塞275时，暴露出第二阻挡层260的预定部分。在实施例中，预定部分对应于第二掺杂层220和/或第一掺杂层210基于第二通孔240的侧壁接触第二掺杂层220的上部。在实施例中，接触插塞275距离第三金属153具有第一高度H。 参照图9，通过对第二阻挡层260进行第二蚀刻工艺形成第二阻挡图案255。在实施例中，通过对第一阻挡层250进行第三蚀刻工艺形成第一阻挡图案265，以形成第一阻挡图案250。在实施例中，第一阻挡图案265、第二阻挡图案255和/或接触插塞275基本上具有相同的第一高度(H)。在实施例中，第二通孔240的侧壁暴露。 根据实施例，第一阻挡图案265和/或第二阻挡图案255和/或接触插塞275分别电连接到第二通孔240的第一掺杂层210和/或第三金属153。在实施例中，图像感测部200产生的光电荷被传递给读出电路120。在实施例中，因为第一阻挡图案265和/或第二阻挡图案255和/或接触插塞275电连接到第二通孔240的第一掺杂层210，所以第一掺杂层210和/或第二掺杂层220彼此绝缘。在实施例中，误操作被最小化。
根据实施例，在图像感测部200上面和/或上方形成上电极、滤色片和/或微透镜。在实施例中，制造图像传感器的方法使得能够在底切处形成自然氧化物层，自然氧化物层在形成图像感测部中的通孔的蚀刻工艺中形成，和/或自然氧化物层基本上可去除。在实施例中，器件的可靠性被最大化。 对本领域技术人员来说显然可以对公开的实施例进行各种修改和变化。因此，发明人希望所公开的实施例能涵盖明显的修改和变化，只要它们落入所附权利要求书及其等同物的范围。
权利要求
一种方法，包括如下步骤在半导体衬底上方形成包括金属线的层间电介质层；在所述层间电介质层上方形成图像感测部，该图像感测部包括具有第一掺杂层和第二掺杂层的堆叠结构；通过将所述图像感测部和所述层间电介质层穿孔，形成暴露所述金属线的通孔；以及对于具有所述通孔的所述半导体衬底进行清洗工艺，其中，当形成所述通孔时，在所述图像感测部中形成底切，通过所述清洗工艺将自然氧化物层从所述底切中基本上去除。
2. 如权利要求1所述的方法，包括在所述清洗工艺之后，在所述通孔中形成第一阻挡 图案、第二阻挡图案以及接触插塞，其中，进行所述清洗工艺之后的大约两个小时之内，在所述通孔中形成所述第一阻挡 图案、所述第二阻挡图案以及所述接触插塞。
3. 如权利要求2所述的方法，其中形成所述第一阻挡图案、所述第二阻挡图案以及所 述接触插塞的步骤包括在所述通孔的侧壁和底面上方形成第一阻挡层和第二阻挡层；在所述通孔中形成具有对应于所述第一掺杂层的第一高度的接触插塞，暴露出对应于 所述第二掺杂层的所述第二阻挡层；通过对于所述第二阻挡层进行第一蚀刻工艺，形成所述第二阻挡图案，所述第二阻挡 图案的高度基本上与所述接触插塞的高度相同；以及通过对于所述第一阻挡层进行第二蚀刻工艺，形成所述第一阻挡图案，以在所述通孔 内暴露出所述第二掺杂层。
4. 如权利要求3所述的方法，其中形成所述接触插塞的步骤包括 形成金属层，基本上填充具有所述第一阻挡层和所述第二阻挡层的所述通孔；以及 通过对于所述金属层进行回蚀刻工艺，选择性地去除所述金属层，使得所述金属层具有与所述第一掺杂层对应的第一高度。
5. 如权利要求3所述的方法，其中所述第一阻挡层包括钛， 其中所述第二阻挡层包括氮化钛。
6. 如权利要求1所述的方法，其中所述清洗工艺包括使用稀释氟化氢和含缓冲剂的氟 化氢的至少之一，其中，通过所述清洗工艺基本上去除厚度大约在IO A至50 A之间的所述自然氧化物层，其中所述接触插塞包括钨。
7. —种装置，包括层间电介质层，位于半导体衬底之上，所述层间电介质层包括金属线； 图像感测部，位于所述层间电介质层之上，包括具有第一掺杂层和第二掺杂层的堆叠 结构；通孔，通过将所述图像感测部和所述层间电介质层穿孔从而暴露所述金属线； 底切，其是当未通过清洗工艺将自然氧化物层基本上去除而基本形成所述通孔时，在 所述图像感测部中形成的底切，其是当基本形成所述通孔时在所述图像感测部中形成的，并且所述底切不带有 自然氧化物层，所述自然氧化物层通过清洗工艺基本上被去除。
8. 如权利要求7所述的装置，包括在所述清洗工艺之后在所述通孔中形成的第一阻挡 图案、第二阻挡图案以及接触插塞，其中，进行所述清洗工艺之后的大约两个小时之内，在所述通孔中形成所述第一阻挡 图案、所述第二阻挡图案以及所述接触插塞。
9. 如权利要求8所述的装置，包括第一阻挡层和第二阻挡层，位于所述通孔的侧壁和底面上方；形成于所述通孔中的接触插塞，具有对应于所述第一掺杂层的第一高度，以暴露出对 应于所述第二掺杂层的所述第二阻挡层；其中，通过对于所述第二阻挡层进行第一蚀刻工艺，形成所述第二阻挡图案，该第二阻 挡图案的高度实质上与所述接触插塞的高度相同；以及其中，通过对于所述第一阻挡层进行第二蚀刻工艺，形成所述第一阻挡图案，从而暴露 所述通孔内的所述第二掺杂层。
10. 如权利要求9所述的装置，其中所述第一阻挡层包括钛， 其中所述第二阻挡层包括氮化钛， 其中所述接触插塞包括钨。
全文摘要
一种制造图像传感器及其器件的方法。制造图像传感器的方法包括在半导体衬底上面和/或上方形成包括金属线的层间电介质层。制造图像传感器的方法包括在所述层间电介质层上面和/或上方形成图像感测部，所述图像感测部包括具有第一掺杂层和第二掺杂层的堆叠结构。制造图像传感器的方法包括通过将所述图像感测部和/或所述层间电介质层穿孔，形成暴露所述金属线的通孔。制造图像传感器的方法包括进行清洗工艺。当形成所述通孔时，在所述图像感测部上面和/或上方形成底切，和/或通过所述清洗工艺将自然氧化物层基本从所述底切中去除。
文档编号H01L21/768GK101740508SQ20091022473
公开日2010年6月16日 申请日期2009年11月11日 优先权日2008年11月11日
发明者郑冲耕 申请人:东部高科股份有限公司