专利名称：多行引线框架和半导体封装的结构和制造方法
技术领域：
本发明涉及半导体芯片封装，尤其涉及能够通过应用逐步蚀刻来使侧蚀现象 (under-cut phenomenon)最小化的多行引线框架和半导体封装的结构和制造方法。本发明还涉及嵌入了有源元件的引线框架、半导体封装和半导体封装的制造方法，该有源元件的引线框架、半导体封装和半导体封装的制造方法能够通过在用于嵌入基本电路和半导体芯片有源元件的蚀刻处理之后选择性地形成表面处理层来进行抗氧化 (抗锈蚀)处理，从而有效地防止由侧蚀现象所引起的焊垫损耗(pad loss)或尺寸缩小现象。本发明还涉及多行引线框架和半导体封装的结构和制造方法，该多行引线框架和半导体封装的结构和制造方法能够使用片状蚀刻物而摒弃切掉条以形成图案的第一蚀刻物，由此可以容易地进行对准，输入/输出端子的精细图案形成可以便于防止发生侧蚀现象，并且工艺应用易于提高工艺进度。
背景技术：
通常，半导体芯片封装不能单独从外部接收电来发送或接收电信号，这使得需要对半导体芯片进行封装，以允许半导体芯片从外部接收电信号并将电信号发送至外部。近来，考虑到芯片的小型化、放热能力以及电执行能力的提高、可靠性提高和制造成本提高，使用诸如引线框架、印刷电路板和电路膜的各种构件来以各种结构制造半导体芯片封装。此外，响应于半导体芯片的超集成化，需要增加半导体芯片和外部电路基板之间的输入/输出端子(电引线)的数量。为此，正在关注多行引线框架的半导体芯片封装，其安装有单独将芯片与外部电路相连接的2行以上的引线。图1是示出用以根据半导体装置的传统制造方法制造半导体装置的工艺的概念图。参考图1的(a)，制备由铜、铜合金或钢合金构成的预定厚度的引线框架材料 03)。在图1的(b)中，使用第一和第二抗蚀膜(M，2 涂布引线框架材料的表面，并且在图1的(c)中在第一和第二抗蚀膜( ，2 上进行光刻处理和显影处理。引线框架材料 (23)的表面侧形成有来自半导体器件(13)的键合引线(15)的接合端子(14U4a)和外部布线图案(沈)，外部布线图案(26)露出键合至接合端子(14U4a)的引线部分(17)。此外， 引线框架材料03)的背面侧形成有背面布线图案(27)，背面布线图案(XT)露出成为端子焊垫(11)的部分。参考图1的(d)，在根据第一和第二抗蚀膜(M，2 形成有外部布线图案06)和背面布线图案(XT)的引线框架材料的露出表面的部分上进行贵金属电镀抗蚀电镀处理)。贵金属镀层(20、21)在后续工艺所使用的蚀刻溶液中不溶解，并且用作抗蚀电镀膜。现在，参考图1的(e)，去除背面侧的第二抗蚀膜(25)，并且在图1的(f)中，在贵金属镀层(20、21)用作耐抗蚀的抗蚀膜的引线框架材料的背面侧上进行半蚀刻。此时，引线框架材料的表面侧覆盖有贵金属镀层00)和第一抗蚀膜(M)，而仅对由第二抗蚀膜0 形成的内部布线图案(XT)的暴露部分进行半蚀刻并形成凹部09)。使半蚀刻的深度为引线框架材料03)的厚度的4/5 1/2就足够了。由此，作为按照网格布置的端子焊垫(11)部分变得突出。现在，参考图1的(f)，去除表面侧的第一抗蚀膜04)。在图1的(h)中，使用模具装置在背面侧将树脂(19)注入到半蚀刻的凹部09)中。在使用模具装置时，在模具和成为端子焊垫(11)的贵金属镀层的表面之间存在间隙，并且该间隙可能由于树脂弄脏端子焊垫(11)的表面。因此，应当如下进行浇注工艺，使得该间隙可以缩小至最小容许水平(例如，小于10微米)。结果，各端子焊垫(11)被连接至树脂(19)。此外，在将树脂(19)注入凹部(29) 之后可以进行表面侧的第一抗蚀膜04)的剥离。现在，参考图1的(i)，在引线框架材料03)的表面上进行蚀刻处理。此时，引线框架材料的表面上的贵金属镀层OO)用作耐腐蚀抗蚀膜，使得各接合端子(14)和键合至各引线(17)的接合材料(14a)在非键合状态下电分离。将各分离的接合端子(14、 14a)和引线(17)连接至树脂(19)以形成引线框架基底(12)。现在，参考图1的(j)，在通过前述工艺形成的引线框架基底(12)的中央安装半导体器件(13)，并且进行引线键合工艺，在引线键合工艺中，通过键合线(15)将半导体器件 (13)的各电极焊垫(22)和接合端子(14U4a)相连接。此外，使用模具装置(未示出)在背面露出端子焊垫(11)的状态下，对引线框架基底(12)、半导体器件(13)和键合线(15)进行封装，由此完成半导体器件(10)。此时，可以通过金属电镀或焊接来对在其背面露出的端子焊垫(11)的表面填充，其中，通过使用化学制剂或激光束可以部分去除背面的树脂(19)，以使端子焊垫(11)突出。现在，参考图1的(k)，进行并行布置在网格上的半导体器件(10)的分离，以完成各半导体器件(10)。在现有半导体封装基板(特别是具有优良的放热效果和电气特性的金属基板)的情况下，为了实现形成有各种设计的多行1/0(输入/输出)焊垫的电路并封装有芯片的晶片焊垫(die pad)，通过进行用于引线键合或焊接的表面处理电镀(通常为镍(Ni)/铜 (Au))、并且通过蚀刻去除光致抗蚀剂的方式来实现电路。之后，在组装工艺中经由引线键合对半导体芯片进行封装，并且使用环氧模塑料来处理模制，最终通过蚀刻去除下部基板的键合部位处的金属载体材料，从而完成半导体器件，由此为了优良的散热和电气特性制造了部分大小的多行I/O焊垫。然而，传统的技术存在以下缺点在与蚀刻有关的抗蚀剂形成之后进行电镀，使得当形成电路时蚀刻溶液渗入蚀刻后的抗蚀剂金属层的侧面中而发生侧蚀，由此使得难以实现所期望的大小的电路。另一缺点是所实现的电路在结构上弱，由此发生剥离或脱落从而减少了产出。图2是示出当根据图1的方法制造半导体器件时发生的典型故障的示例的图，其中，图2的(a)的附图标记31是金属材料，附图标记32是典型的抗蚀刻的Ni/Au层，并且附图标记33是因侧蚀削弱的下部结构，并且其中，图2的(b)的附图标记34是正常焊垫，附图标记35是损耗焊垫。如所注意的，由于在图2的(a)中发生侧蚀(33)，因而诸如图2 的(b)的损耗焊垫(35)的故障使产出下降并且使电路的可靠性劣化。此外，在传统的技术中，特别是在利用具有优良放热效果和电气特性的金属材料用作基板的情况下，采用感光抗蚀剂来实现封装有芯片的晶片焊垫和具有各种设计的多行焊垫的电路形成，进行用于引线键合或焊接的表面处理电镀，通过蚀刻去除光致抗蚀剂并制造电路，由此实现了与部分大小的多行I/O焊垫有关的优良的散热和电气特性。然而，当通过形成用于蚀刻的抗蚀剂以进行电镀来配置电路时，蚀刻溶液渗入抗蚀刻金属层的侧面而发生侧蚀，由此难以形成期望的大小的电路。此外，所形成的电路在结构上弱，从而由于在组装工艺时高压冲洗期间的剥离或脱落而使产出下降。通常，半导体封装存在以下缺点半导体芯片本身不能从外部接收电力以接收或发送电信号，这使得需要对芯片进行封装以允许半导体芯片从外部接收或向外部发送各种电信号。近来，考虑到芯片的尺寸缩小的较高程度、放热能力和电气性能能力的提高、可靠性提高以及制造成本，使用引线框架、印刷电路板和电路膜来以各种结构制造半导体芯片。伴随着趋于微型化和高度集成化的半导体芯片的趋势，需要增加半导体芯片和外部电路基板之间的电气引线的I/O端子的数量。为此，关注多行无引线框架的半导体封装， 其安装有单独将半导体芯片和外部电路相连接的两个以上的行的引线。图3是示出使用传统的条切割蚀刻物来制造多行无引线框架和半导体封装的方法的流程图。按以下方式进行该方法。首先，相对于片以条部分为单位进行初始蚀刻(STOl)。 在两面上进行层压以形成电路(ST02)。进行电镀(ST03)，并且进行剥离以制造多行无引线框架(ST04)。一旦制造了多行无引线框架，对每个芯片部分进行切割，进行环氧模塑，然后完成半导体封装(ST05)。图4是示出根据图3的制造工艺的概念图，其中，图4的(a)示出相对于片(010) 在条切割部(oil)处利用条部分进行第一蚀刻，图4的(b)示出在条形成的片上的感光材料的层压(012)，并且图4的(c)示出使用光掩模(013)曝光并进行电镀，其中，当利用光掩模暴露感光材料时，形成于现有片上的条和通过层压而推到一侧的条的位置不同，由此未能形成适当的图案。换句话说，生成与图4的(c)中的'W' 一样大的未对准作为图案故障。图5的(a)是示出从图4的(a)以条部分切割的片的平面图，图5的(b)是示出由于固定条失败而引起的不适当的图案对准的示例的图，其中，附图标记014是所形成的半导体封装，附图标记015是金属材料，并且附图标记016是形成于金属材料上的电镀层。如图5的(b)所示，可以注意到，形成于金属材料(015)上的电镀层(016)不是在金属材料(015)的中央形成的，由此以相对于金属材料(015)的中央向上偏斜的状态形成图案对准。通过前述明显地，传统的的多行无引线框架存在以下缺点由于当对每个片进行图案处理时基于条部分进行切割，因此由于构成条的Cu装置不固定导致图案形成存在困难。即，图5中的图案部分的条部分不固定，导致掩模曝光期间不适当的图案对准。
发明内容
技术问题本发明的目的是提供能够通过应用逐步蚀刻使侧蚀现象最小化的多行引线框架和半导体封装的结构和制造方法。本发明的另一目的是提供嵌入了有源元件的引线框架、半导体封装和半导体封装的制造方法，其能够通过在用于嵌入基本电路和半导体芯片有源元件的蚀刻处理之后选择性地形成表面处理层来进行抗氧化处理，以有效地防止由于侧蚀现象而引起的焊垫损耗或尺寸缩小现象。本发明的又一目的是提供以下的多行引线框架和半导体封装的结构和制造方法: 其能够使用片状蚀刻物(sheeted etching product)而摒弃切掉条来形成图案的第一蚀刻物，由此可以容易地进行对准，输入/输出端子的精细图案形成可以便于防止发生侧蚀现象，并且工艺应用易于提高工艺进度。技术方案根据本发明的一个方面，提供一种引线框架的制造方法，该方法包括在金属材料上形成焊垫部(第一步骤)；涂布感光材料，在曝光/显影之后进行表面电镀加工或有机材料涂布，以形成抗蚀剂层(第二步骤)；以及去除感光材料以进行蚀刻(第三步骤)。在本发明的一些示例性实施例中，第一步骤可以包括在金属材料上涂布感光材料，并且进行曝光/显影/蚀刻以形成焊垫部。在本发明的一些示例性实施例中，第一步骤中的感光材料或第二步骤中的感光材料可以是膜或液体感光材料。 在本发明的一些示例性实施例中，第三步骤可以包括对作为掩模的电镀层或有机涂布层进行蚀刻。在本发明的一些示例性实施例中，第三步骤可以包括在蚀刻的抗蚀剂层处侧蚀的长度形成得比蚀刻后的深度小。根据本发明的另一方面，提供一种引线框架的制造方法，包括在金属材料上形成焊垫部(第一步骤)；以及在该金属材料上涂布感光材料，并且在曝光/显影之后进行表面电镀处理或有机涂布，以形成宽度比焊垫部的宽度窄的抗蚀剂层(第二步骤)。在本发明的一些示例性实施例中，第一步骤可以包括在该金属材料上涂布感光剂、使用掩模进行曝光和显影，并且进行蚀刻以形成焊垫部。在本发明的一些示例性实施例中，当涂布感光材料时，第二步骤可以包括进行屋顶形感光材料涂布或保护性感光材料涂布。在本发明的一些示例性实施例中，第二步骤可以包括在表面处理期间进行表面处理电镀，其中，该电镀使用来自电解质或非电解质的Ni、Pd、Au、Sn、Ag、Co和Cu之一的单一合金或者二元合金或三元合金，并且可以采用单层或双层。根据本发明的又一方面，提供一种引线框架的制造方法，包括以片为单位进行第一蚀刻(第一步骤)；在层压和第一步骤之后形成电路，并且进行电镀处理和剥离处理(第二步骤)；以及在第二步骤之后以条为单位进行切割(第三步骤)。在本发明的一些示例性实施例中，第一步骤可以包括以片为单位在金属材料上涂布感光剂、使用掩模进行曝光/显影，并且进行蚀刻。
在本发明的一些示例性实施例中，第二步骤可以包括在金属材料上涂布感光材料，并且在曝光/显影之后进行表面电镀工艺或有机涂布。在本发明的一些示例性实施例中，第三步骤可以包括使用打孔、布线、激光切割和光刻中的至少一个或多个，从而以条为单位切割该引线框架。根据本发明的又一方面，提供一种用于安装有源元件的、垂直引线形引线框架，该引线框架包括形成有焊垫部的金属材料，其中，焊垫部在器件安装工艺中成为垂直引线； 以及通过在焊垫部上进行电解质或非电解质电镀所形成的图案层，其中，该图案层可以是使侧蚀长度比下部的金属材料的蚀刻深度小。根据本发明的又一方面，提供一种用于安装有源元件的引线框架，该引线框架包括形成有焊垫部的金属材料，该焊垫部在元件安装工艺中成为引线；以及通过电镀在焊垫部上形成的、并且以比焊垫部的宽度窄的宽度形成的图案层，其中，图案层的电镀使用来自电解质或非电解质的Ni、Pd、Au、Sn、Ag、Co和Cu之一的单一合金或者二元合金或三元合金，并且可以采用单层或双层。根据本发明的又一方面，提供一种用于安装有源元件的引线框架，该引线框架包括形成有焊垫部的金属材料，该焊垫部在元件安装工艺中成为引线；以及通过电解质或非电解质电镀在焊垫部上形成的图案层，其中，由该图案层的中心点和焊垫部的中心点所形成的对准偏差小于38. 67 μ m，并且该对准偏差/图案宽度小于0. 11。有益效果有益效果是，与传统的引线框架不同，不是通过电镀来形成经过了根据本发明的制造方法的无引线芯片载体引线框架，并且没有完全去除电镀处理中使用的载体材料，由此提高了质量、生产率并降低成本。另一有益效果是缩小晶片焊垫部和引线之间的间隙以使得能够降低成本并提高电气特性。此外，能够容易地增加在晶片焊垫部和引线之间形成的空间处的端子的数量，这意味着可以使端子倍增。又一有益效果是对利用传统蚀刻的引线框架制造方法进行修改，由此使得能够制造多行引线框架，由此可以使制造多行引线框架的新的投资负担最小。又一有益效果是与传统的引线框架相比较，多行引线框架可以极大地减小引线框架的大小和重量，并且引入各种表面处理使得能够制造诸如倒装芯片引线框架和封装时的系统用的引线框架等的各种引线框架。又一有益效果是应用蚀刻和逐步选择性蚀刻以使得能够实现侧蚀最小化的电路宽度。又一有益效果是利用功能性的(耐碱、耐酸)感光高分子材料涂布上侧和下侧，以使得能够使用各种表面处理进行图案电镀。又一有益效果是在用于嵌入基本电路和半导体芯片有源元件的蚀刻处理之后选择性地形成表面处理层并且处理抗氧化，以有效地防止由于侧蚀现象而引起的焊垫损耗和尺寸缩小。又一有益效果是嵌入有源元件使得能够增加经过了根据本发明的制造方法的半导体封装基板中的最终半导体封装的厚度和封装密度，由此可以制造放热和电气特性优良的基板。
又一有益效果是，铜薄膜被粘合至与高聚合物和高分子环氧树脂相耦合的芯层的半导体基板可以具有如下结构该结构具有在电路形成工艺之后通过蚀刻和激光处理形成的腔形孔和空间。又一有益效果是可以制造以下的半导体封装基板在该半导体封装基板中，引入了通过图案表面处理所形成的圆形焊垫，以实现限制焊垫大小的高密度电路。又一有益效果是，除在抗蚀剂形成之后进行蚀刻的传统方法以外，可以完全去除由于蚀刻而在焊垫底部发生的侧蚀现象，以便可以有效地防止由于在传统的工艺中产生的焊垫损耗和侧蚀而导致的焊垫缩小。又一有益效果是，代替用于图案形成的条切割的第一蚀刻物，利用片状的蚀刻物便于进行对准，由此可以提供能够在输入/输出端子中形成精细图案的、容易应用的快速制造方法而不存在侧蚀现象。
图1是示出根据传统的半导体器件的制造方法来制造半导体器件的工艺的概念图。图2是示出根据图1的方法制造半导体器件时发生的典型失败的示例的图。图3是示出使用传统的条切割蚀刻物来制造多行无引线框架和半导体封装的方法的流程图。图4是示出根据图3的制造工艺的概念图。图5的(a)是示出以条部分从图4的(a)切割片的平面图，并且图5的(b)是示出由于固定条失败所引起的不适当的图案对准的示例的图。图6是示出根据本发明的示例性实施例的多行引线框架或半导体芯片封装的制造方法的流程图。图7是示出根据本发明另一示例性实施例的多行引线框架或半导体芯片封装的制造方法的流程图。图8是示出根据本发明另一示例性实施例的多行引线框架或半导体芯片封装的制造方法的工艺图。图9是示出根据本发明的多行引线框架中的传统型示例和半导体芯片嵌入型示例的概念图。图10是示出根据本发明的半导体芯片封装中的传统型示例和半导体芯片嵌入型示例的概念图。图11是根据本发明的多行引线框架或半导体芯片封装的平面图。图12是将传统技术与本发明进行比较的图。图13是示出根据本发明另一示例性实施例的有源元件嵌入型引线框架的制造方法的流程图。图14是示出根据图13的有源元件嵌入型引线框架的制造方法的制造工艺的概念图。图15是根据图14的(e)的放大概念图。图16是示出通过在图13的工艺之后进行组装工艺来在有源元件嵌入型引线框架中制造半导体封装的方法的流程图。图17是示出根据图16的、在有源元件嵌入型引线框架中制造半导体封装的方法的制造工艺的概念图。图18是示出根据本发明另一示例性实施例的有源元件嵌入型引线框架的制造方法的流程图。图19是示出根据图18的有源元件嵌入型引线框架的制造方法的制造工艺的概念图。图20是图19的(g-1)、(g-2)、(h_l)和(h_2)中的B部分的放大概念图。图21是示出通过在图18的工艺之后进行组装工艺来在有源元件嵌入型引线框架中制造半导体封装的方法的流程图。图22是示出根据图21的、在有源元件嵌入型引线框架中制造半导体封装的方法的制造工艺的概念图。图23是示出根据本发明又一示例性实施例的多行引线框架和半导体封装的制造方法的流程图。图M是示出图23的制造工艺的概念图。图25是来自图M的(a)中的片的第一蚀刻物的平面图。图沈的(a)是根据传统方法的、使用以条为单位分离的片来形成图案的示例图， 并且图沈的(b)是根据本发明的、使用片来形成图案的示例图。图27是解释在图沈的(a)中是否适当进行了对准的概念图。
具体实施例方式将参考附图详细说明多行引线框架和半导体封装的结构和制造方法的示例性实施例的具体描述。为了清楚起见，没有详细说明与本公开内容有关的技术领域内已知的技术材料， 以便本公开不会不必要地被遮掩。因此，应当基于说明书整体的内容来定义术语和短语。此外，根据操作员的意图或习惯用法，考虑到本发明的构造和使用可以解释或改变本说明书或权利要求书所使用的术语和短语。因此，应当基于说明书整体的内容来定义这些术语和短语。第一示例性实施例根据第一示例性实施例的本发明意图通过应用逐步蚀刻来使侧蚀现象最小化。图6是示出根据本发明的示例性实施例的多行引线框架或半导体芯片封装的制造方法的流程图。首先，利用感光材料02)涂布金属材料(41)，对感光材料02)进行曝光/显影/ 蚀刻以在金属材料上形成第一图案。此时，金属材料Gl)是引线框架原材料(STl)。在形成第一图案之后，进行表面电镀处理或有机涂布(ST2)。此外，将电镀层或有机涂布层蚀刻为掩模，以在金属材料Gl)上形成第二图案(ST3)。在形成第二图案之后，使用粘合剂将半导体芯片04)粘合至封装有晶片焊垫部 (51)的金属材料Gl)的顶部，并且通过进行引线键合0 和环氧模塑G6)进行封装，以构成半导体芯片封装。还可以对半导体芯片封装执行背面蚀刻(ST5)。
图7是示出根据本发明另一示例性实施例的多行引线框架或半导体芯片封装的制造方法的流程图，并且图8是示出根据本发明另一示例性实施例的多行引线框架或半导体芯片封装的制造方法的工艺图。首先，参考图8的(a)，最初在作为引线框架原材料的金属材料Gl)上涂布感光材料0幻。此时，能够在金属材料Gl)的双面或单面上形成图案。感光材料0 可以是膜状或液体的感光材料G2)。参考图8的(b)，在曝光和显影之后进行第一蚀刻以去除感光材料，由此在金属材料Gl)上形成第一图案(ST12)。参考图8的(c-1)，在金属材料Gl)上第二次涂布膜状的感光材料G2)。此时， 能够在金属材料Gl)的两面或单面上形成图案。参考图8的(c-2)，在金属材料上第二次涂布液体的感光材料0 (ST13)。在下文，将说明在图8的(c-1)中使用膜状的感光材料的示例性实施例。然后，在图8的(e)中形成电解质电镀或非电解质电镀的抗蚀层G3) (ST15)。在图8的(f)中去除膜状或液体的感光材料0 (ST16)。在图8的(g)中，在去除了感光材料G2)的金属材料和抗蚀层G3)上进行第二蚀刻，以在金属材料Gl)上形成第二图案，由此完成了半导体电路(ST17)。在如此完成的半导体电路中，使用粘合剂将半导体芯片04)粘合至安装有晶片焊垫部(51)的金属材料Gl)的顶端，对其执行引线键合0 和环氧模塑G6)以构成半导体芯片封装(ST18)。还可以对半导体芯片封装执行背面蚀刻(ST19)。图9是示出根据本发明的多行引线框架中传统型多行引线框架的示例和半导体芯片嵌入型多行引线框架的示例的概念图，其中，图9的(a)是传统型的多行引线框架，而图9的(b)示出半导体芯片嵌入型的多行引线框架。对于图9的(a)的传统型，可以选择性地对金属材料Gl)的顶端和底端应用根据本发明的工艺，并且可以使用蚀刻安装半导体芯片G4)的部分的方法或者使用无蚀刻的方法来制造各种类型的多行引线框架。图10是示出在根据本发明的半导体芯片封装中的传统型半导体芯片封装的示例和半导体芯片嵌入型半导体芯片封装的示例的概念图，其中，图10的(a)示出安装之后的传统型的半导体芯片封装，而图10的(b)示出安装之后的半导体芯片嵌入型的半导体芯片封装。因而，可以构成以下的多行引线框架封装在该多行引线框架封装中，在安装半导体芯片G4)和环氧模塑06)之后，通过应用于下部的最终蚀刻以多行焊垫形式构成各信号连接器。图11是根据本发明的多行引线框架或半导体芯片封装的平面图。因而，本发明可以被构成为包括抗蚀层(43)，抗蚀层是通过在形成于多行引线框架(50)的金属材料上的晶片焊垫部Gl)或内部I/O部(52)处进行电解质电镀或非电解质电镀而形成的。图12是将传统技术与本发明进行比较的图，其中，图12的(a)是传统技术中对抗蚀层进行蚀刻的示例性实施例，并且图12的(b)是本发明中对抗蚀层进行蚀刻的示例性实施例。此外，‘Wl'定义在抗蚀层的底端处形成的侧蚀的长度，并且'w2'表示蚀刻深度。在图12的(a)的传统技术中，由于对抗蚀层进行蚀刻导致蚀刻深度(w2)和侧蚀长度(wl)之间的比为1 1，这是由于发生侧蚀所引起的，其中，当使用抗蚀层进行蚀刻时， 蚀刻溶液以与蚀刻到金属中的深度相同的深度渗透到蚀刻层的侧面。然而，在本发明的图12的(b)中，进行初始蚀刻，然后在I/O焊垫或晶片焊垫部的顶端部上形成第二感光材料，使第二感光材料与如图5的(d)的放大部分所示的方式相同， 并且与图5的(f)的放大部分相同地形成抗蚀层(43)，由此可以形成侧蚀长度(wl)比蚀刻深度(《2)小的图案。如通过前面显而易见，在第一示例性实施例中通过应用逐步蚀刻可以使侧蚀现象最小化。第二示例件实施例第二示例性实施例意图有效地防止在对于基本电路和半导体芯片有源元件嵌入的蚀刻处理之后选择性地形成表面处理层并处理抗氧化时、由于侧蚀而产生的焊垫损耗或尺寸缩小现象。在本示例性实施例中，利用感光液体/膜状光致抗蚀剂粘合半导体基板材料(金属材料、高分子材料或使铜薄板粘合至与高聚合物和环氧树脂相结合的芯层的材料)，通过曝光/显影工艺由要安装有多行I/O焊垫和半导体芯片的晶片焊垫形成焊垫部，在选择性蚀刻(半蚀刻)之后去除光致抗蚀剂。使用该工艺可以形成能够将半导体芯片置于半导体基板的上表面上或半导体基板内部的结构。在注入有环氧树脂和玻璃纤维的半导体基板的芯材料的情况下，或者在使聚酰亚胺材料与铜板粘合的半导体基板的芯材料的情况下，可以对具有如下结构的孔和空间进行加工在电路形成工艺之后通过蚀刻和激光加工可以在该孔和空间中嵌入源元件，并且基本上应用或利用以下工艺进行加工。通过使用感光光致抗蚀剂再次重复曝光/显影工艺，形成有半导体芯片和I/O焊垫的材料形成用于图案的表面处理电镀的I/O焊垫和半导体芯片焊垫部。此时，用于顶部线键合和底部焊接的焊垫除具有传统的形状以外，可以具有圆形形状以实现多行和高密度 (0.4节距以下)。表面处理电镀可以使用来自电解质或非电解质Ni、Pd、Au、Sn、Ag、Co和Cu之一的
单一合金或者二元合金或三元合金，并且可以采用单层或双层。在用于防止原材料的氧化的表面处理电镀和光致抗蚀剂剥离处理之后，可以利用抗氧化处理(antitarnish)来处理表面处理电镀中未进行电镀的部分。通过客户的组装工艺(引线键合或环氧模塑)，半导体封装的基板保护半导体芯片免受外部热或湿的影响，外部热或湿会促进材料的氧化。此时，根据响应于客户的设计和内部工艺的完整的蚀刻工艺，安装有所连接的I/O 的底部和半导体芯片的焊垫可以成为独立焊垫。即，通过激光加工或机械加工，该焊垫可以成为可安装在半导体基板的底部的独立封装。将参考附图进一步详细说明本发明，其中，可以在两面上蚀刻焊垫部，或者可以在一面上蚀刻焊垫部，示例性实施例将集中在对两面均进行了蚀刻之后形成图案部分的工艺。图13是示出根据本发明另一示例性实施例的有源元件嵌入型引线框架的制造方法的流程图，并且图14是示出根据图13的有源元件嵌入型引线框架的制造方法的制造工艺的概念图。首先，利用感光剂(142)涂布金属材料(141) {参见图13的ST21和图14的(a)}， 使用掩模(143)进行曝光和显影(144) {参见图13的ST22和图14的(b)}，并且执行蚀刻以形成焊垫部(152) {参见图13的ST23和图14的(c)}。此外，在金属材料(141)上涂布用于形成图案部分(147)的感光材料(145、146) {参见图13的ST24和图14的(d)}，并且进行表面处理以形成图案部分(147) {参见图13 的ST25和图14的(e)}。此时，当形成图案部分(147)时，图案部分(147)的宽度应当比图案部分(152)的宽度窄。此外，当涂布感光材料时，如图14的(d-Ι)所示执行屋顶形材料涂布(145)，或者可以如图14的(d-2)所示执行保护性感光材料涂布(146)。在表面处理期间进行表面处理电镀，其中，电镀可以使用来自电解质或非电解质的Ni、Pd、Au、Sn、Ag、Co和Cu之一的单一合金、或者二元合金或三元合金，并且可以采用单层或双层。图15是根据图14的(e)的放大概念图，其中，图15的(a)示出图14的(e)，并且图15的(b)和(c)示出图15的(a)的“Α”部分的平面。“A”部分的平面可以是如图15 的(b)所示的传统型(正方形)、或者可以是如图15的(c)所示的高密度型(圆形)。图 15的(d)示出相对于图15的(b)和(c)的示例性实施例。图16是示出通过在图13的工艺之后进行组装工艺来在有源元件嵌入型引线框架中制造半导体封装的方法的流程图，并且图17是示出根据图16的在有源元件嵌入型引线框架中制造半导体封装的方法的制造工艺的概念图。首先，根据组装工艺，执行半导体芯片148的安装{参见图16的ST26和图17的 ⑴}、引线键合149 {参见图16的ST27和图17的(g)}、环氧模塑150 {参见图16的ST28 和图17的(h)}和背面蚀刻150 {参见图16的ST29和图17的⑴}。可以在两面上均蚀刻焊垫部，或者可以对一面进行蚀刻，示例性实施例将集中在蚀刻两面之后形成图案部分的工艺。尽管本示例性实施例涉及在蚀刻两面之后形成图案部分的工艺，但以下示例性实施例将说明在蚀刻一面之后形成图案部分的工艺。即，使用图案蚀刻上表面，使用屋顶形或保护性感光材料对上表面和下表面进行表面处理以形成图案部分。在这种情况下，对上表面进行蚀刻而不对下表面进行蚀刻，以使得在环氧模塑之后对下表面进行蚀刻。同时，根据本发明的示例性实施例的有源元件嵌入型引线框架可以包括形成于金属材料(141)上的焊垫部(152)和图案部分(147)。通过对焊垫部(152)进行电镀形成图案部分(147)，并且图案部分(147)的宽度比焊垫部(152)的宽度窄。对图案部分(147)的电镀可以使用来自电解质或非电解质的Ni、 Pd、Au、Sn、Ag、Co和Cu之一的单一合金、或者二元合金或三元合金，并且可以采用单层或双层。现在，可以如下构造半导体封装在引线框架上安装半导体芯片(148)、执行引线键合(149)、执行环氧模塑(150)并进行背面蚀刻。图18是示出根据本发明另一示例性实施例的有源元件嵌入型引线框架的制造方法的流程图，并且图19是示出根据图18的有源元件嵌入型引线框架的制造方法的制造工艺的概念图。首先，利用感光剂(142)涂布金属基板(141)。此时，可以在金属基板(141)的上表面和下表面这两者上涂布感光剂(142)，或者可以利用感光剂(142)涂布上表面或下表面中的任一个{参见图18的ST31和图19的(a)}。使用掩模(143)进行曝光{参见图18 的ST32和图19的(b)}，并且进行显影{参见图18的ST33和图19的(c)}。之后，执行初始蚀刻，在初始蚀刻中，可以使晶片焊垫部凹陷或突出{参见图18的 ST34和图19的(d)}，然后执行剥离{参见图18的ST35和图19的(e)}。涂布第二感光材料(145、146) {参见图18的ST36和图19的(f)}，其中，图19的(f-Ι)示出屋顶形感光材料涂层(145)，而图19的(f-2)示出保护型感光材料涂层(146)。此外，使用表面处理执行电镀(147) {参见图18的ST37和图19的(g)}，其中，图 19的(g-Ι)示出屋顶形感光材料涂层(145)，而图19的(g-2)示出保护型感光材料涂层 (146)。执行剥离{参见图18的ST38和图19的(h)}，其中，图19的(h_l)示出通过对屋顶形感光材料涂层(145)进行表面处理的剥离，而图19的(h-2)示出通过对保护型感光材料涂层(146)进行表面处理的剥离。图20是图19的(g-1)、(g-2)、(h_l)和(h_2)中的B部分的放大概念图，由此可以注意到，图案部分的宽度(Wl)比焊垫部的宽度(W2)窄。图21是示出通过在图18的工艺之后进行组装工艺来在有源元件嵌入型引线框架中制造半导体封装的方法的流程图，并且图22是示出根据图21的在有源元件嵌入型引线框架中制造半导体封装的方法的制造工艺的概念图。首先，根据组装工艺，执行如下工艺安装半导体芯片148{参见图21的ST39和图 22的(i)}，执行引线键合149 {参见图21的ST40和图22的(j)}，执行环氧模塑150 {参见图21的ST41和图22的(k)}和执行背面蚀刻150 {参见图21的ST42和图22的⑴}。因而，如通过前述明显地，第二示例性实施例可以有效地防止在对于基本电路和半导体芯片有源元件嵌入的蚀刻处理之后选择性地形成表面处理层并处理抗氧化时、由于侧蚀而产生的焊垫损耗或尺寸缩小现象。第三示例性实施例第三示例性实施例意图提供如下的多行引线框架和半导体封装的制造方法该制造方法能够使用片状蚀刻物(sheeted etching product)而摒弃切掉条来形成图案的第一蚀刻物，由此可以容易地进行对准，输入/输出端子的精细图案形成可以便于防止发生侧蚀现象，并且工艺应用易于提高工艺进度。图23是示出根据本发明又一示例性实施例的多行引线框架和半导体封装的制造方法的流程图。当对无引线框架执行初始蚀刻时，代替以条为单位形成图案，以片为单位形成图案，由此进行初始蚀刻(ST41)。利用使用液体或干膜抗蚀剂的电路来形成形成有图案的第一蚀刻物(ST42)，在该第一蚀刻物上形成期望的图案并且进行电镀(ST43)。通过剥离来去除抗镀剂(ST44)。此外，以条为单位执行切割(ST45)，其中，使用打孔、布线、激光切割和/或光刻 (lithography)来以条为单位进行切割加工。然后，在半导体芯片安装和引线键合之后执行环氧模塑以形成半导体封装，由此可以提高可靠性(ST46)。在模塑之后对底部进行完全蚀刻，以进行用于形成独立的I/O端子的底部蚀刻(ST47)。图24是示出图23的制造工艺的概念图。首先，如图24的(a)所示，在利用金属材料(221)来制造多行无引线框架的情况下，在初始蚀刻期间，代替以条为单位进行图案形成，以片为单位形成图案，以执行第一蚀刻。参考图24的(b)，对形成有图案的第一蚀刻物上进行两面层压(222)，以形成使用液体或干膜抗蚀剂的电路。现在，参考图24的(c)，形成所期望的图案并且执行电镀以形成电镀层(223)。参考图24的(d)，使用剥离或分离来去除抗镀剂。参考图24的(e)，以条为单位执行切割(ST45)，其中，使用打孔、布线、激光切割和/或光刻来以条为单位进行切割加工。然后，参考图24的(f)，在半导体芯片(227)安装和引线键合(228)之后执行环氧模塑(229)，以形成半导体封装，由此可以提高可靠性。参考图24的(g)，在模塑之后对底部进行完全蚀刻，以进行用于形成独立的I/O端子的底部蚀刻。图25是来自图24的(a)中的片的第一蚀刻物的平面图，其中，附图标记224是片， 附图标记225是条形切割部，附图标记226定义了多个半导体封装，并且附图标记230表示多个半导体封装内的半导体封装。尽管传统方法中在进行第一蚀刻期间使用条切割的蚀刻物，但本发明使用一个完整的片作为第一蚀刻物。图26的(a)是根据传统方法的、使用按照条分离的一个完整片来形成图案的示例图，并且图26的(b)是根据本发明的、使用一个完整片来形成图案的示例图，其中，附图标记231是利用金属材料(221)形成的图案部分，并且附图标记232定义了由电镀层(223) 形成的焊垫部。因而，尽管如果如图26的(a)所示使用按照条分离的片来形成图案，则对准偏差为38.67μπι，然而如果如图26的(b)所述使用一个完整片来形成图案，则对准偏差为 1. 73 μ m,由此获得了相对于传统方法优良的性能。图27是解释在图26的(a)中适当进行了对准的情况的概念图，其中，对准偏差定义图案部分(231)的中心点与焊垫部(232)的中心点之间的距离。因此，当前的对准偏差是230 μ m的焊垫部(232)的中心点与350 μ m的图案部分 (231)的中心点之间的距离。因此，如图26的(b)所示，在使图案部分(231)和焊垫部(232) 相耦合的情况下，应当将对准偏差控制在大约20μπι内。结果，如果与传统方法相同、形成按照条分离的图案，则出现相对于规格偏离的问题。在本示例性实施例中，利用片状的第一蚀刻物来形成图案，其中，在组装处理期间使用打孔、布线、激光切割和/或光刻法来以片为单位进行切割，并且其中，使由图案部分 (231)和焊垫部(232)形成的对准偏差小于38. 67 μ m，并且其中，使对准偏差除以图案宽度而获得的值小于0. 11 (对准偏差38. 67 μ m/图案宽度350 μ m = 0. 11048)。如上所述，第三示例性实施例可以提供如下的多行引线框架和半导体封装的制造方法该制造方法能够使用片状蚀刻物而摒弃切掉条来形成图案的第一蚀刻物，由此可以容易地进行对准，输入/输出端子的精细图案形成可以便于防止发生侧蚀现象，并且工艺应用易于提高工艺进度。认为前面所写的说明足以使本领域的技术人员能够实现本发明。尽管已经详细说明了用于执行本发明的最佳模式，但与本发明所涉及领域的技术人员将意识到由以下的权利要求书定义的、包括以上所述这些的各种替代实施例。由于这里所公开的示例性实施例仅意图作为此处有效的本发明的特定实施例的例示，因此它们不应当被构造为限制本发明。因此，与这里所述的结构和方法功能上等同的结构和方法在所附的权利要求的精神和范围内。的确，通过前述说明，本领域的技术人员将明白除这里所示并说明的实施例以外的本发明的各种变形，并且这些变形均落在所附权利要求的范围内。产业上的应用件与传统的引线框架不同，不是通过电镀来形成经过了根据本发明的制造方法的无引线芯片载体引线框架，并且没有完全去除电镀处理中使用的载体材料，由此提高了质量、 生产率并降低成本。缩小晶片焊垫部和引线之间的间隙以使得能够降低成本并改进电气特性，由此能够容易地增加形成于晶片焊垫部和引线之间的空间处的端子的数量，这意味着能够使端子倍增。对利用传统蚀刻的引线框架制造方法进行修改，使得能够制造多行引线框架，由此可以使制造多行引线框架的新的投资负担最小化。与传统的引线框架相比，多行引线框架可以极大地减小引线框架的大小和重量， 并且引入了各种表面处理使得能够在封装中制造诸如倒装芯片引线框架和系统的引线框架的各种引线框架。应用蚀刻和逐步选择性蚀刻，以使得能够实现具有最小侧蚀的电路宽度。利用功能性的(耐碱、耐酸)感光高分子材料涂布顶侧和底侧，以使得能够使用各种表面处理进行图案电镀。在用于嵌入基本电路和半导体芯片有源元件的蚀刻处理之后，选择性地形成表面处理层并且处理抗氧化，以有效地防止因侧蚀现象而引起的焊垫损耗和尺寸缩小。有源元件的嵌入使得能够增加经过了根据本发明的制造方法的半导体封装基板中最终的半导体封装的厚度和封装密度，由此可以制造具有优良的热排放和电气特性的基板。铜薄膜被粘合至与高聚合物和高分子环氧树脂相耦合的芯层的半导体基板可以具有如下结构该结构具有在电路形成工艺之后通过蚀刻和激光处理形成的腔形孔和空间。可以制造以下的半导体封装基板在该半导体封装基板中，引入了通过图案表面处理所形成的圆形焊垫，以实现限制焊垫大小的高密度电路。除在抗蚀剂形成之后进行蚀刻的传统方法以外，可以完全去除由于蚀刻而在焊垫底部发生的侧蚀现象，以便可以有效地防止由于在传统的工艺中产生的焊垫损耗和侧蚀而导致的焊垫缩小。代替用于图案形成的条切割的第一蚀刻物，利用片状的蚀刻物便于进行对准，由此可以提供能够在输入/输出端子中形成精细图案的、容易应用的快速制造方法而不存在侧蚀现象。
权利要求
1.一种引线框架的制造方法，其特征在于包括在金属材料上形成焊垫部(第一步骤)；涂布感光材料，在曝光/显影之后进行表面电镀加工或有机材料涂布，以形成抗蚀剂层(第二步骤)；以及去除所述感光材料以进行蚀刻(第三步骤)。
2.根据权利要求1所述的方法，其中，所述第一步骤包括在所述金属材料上涂布感光材料并且进行曝光/显影/蚀刻，以形成焊垫部。
3.根据权利要求2所述的方法，其中，所述第一步骤中的感光材料或所述第二步骤中的第二感光材料是膜状或液体的感光材料。
4.根据权利要求1所述的方法，其中，所述第三步骤包括对作为掩模的电镀层或有机涂层进行蚀刻。
5.根据权利要求1所述的方法，其中，所述第三步骤包括在所蚀刻的抗蚀剂层处形成小于蚀刻后的深度的侧蚀长度。
6.一种引线框架的制造方法，其特征在于包括在金属材料上形成焊垫部(第一步骤)；以及在所述金属材料上涂布感光材料，并且在曝光/显影之后进行表面电镀处理或有机涂布，以形成宽度比所述焊垫部的宽度窄的抗蚀剂层(第二步骤)。
7.根据权利要6所述的方法，其中，所述第一步骤包括在所述金属材料上涂布感光剂， 使用掩模进行曝光和显影，并且进行蚀刻以形成所述焊垫部。
8.根据权利要6所述的方法，其中，所述第二步骤包括当涂布感光材料时，进行屋顶形的感光材料涂布或保护性的感光材料涂布。
9.根据权利要7所述的方法，其中，所述第二步骤包括在表面处理期间进行表面处理电镀，其中，所述电镀使用来自电解质或非电解质的Ni、Pd、Au、Sn、Ag、Co和Cu之一的单一合金或者二元合金或三元合金，并且采用单层或双层。
10.一种引线框架的制造方法，其特征在于包括以片为单位进行第一蚀刻(第一步骤)；在层压和所述第一步骤之后形成电路，并且进行电镀处理和剥离处理(第二步骤)；以及在所述第二步骤之后以条为单位进行切割(第三步骤)。
11.根据权利要10所述的方法，其中，所述第一步骤包括以片为单位在金属材料上涂布感光剂，使用掩模进行曝光/显影，以及进行蚀刻。
12.根据权利要10所述的方法，其中，所述第二步骤包括在金属材料上涂布感光材料， 并且在曝光/显影之后进行表面电镀工艺或有机涂布。
13.根据权利要10所述的方法，其中，所述第三步骤包括使用打孔、布线、激光切割和光刻中的至少一个或多个，来以条为单位切割所述引线框架。
14.一种用于安装有源元件的作为垂直引线形引线框架的引线框架，所述引线框架的特征在于包括形成有焊垫部的金属材料，所述焊垫部在器件安装工艺中成为垂直引线；以及通过对所述焊垫部进行电解质电镀或非电解质电镀所形成的图案层。
15.根据权利要求14所述的引线框架，其中，所述图案层被构造成所形成的侧蚀长度比下部的金属材料的蚀刻深度小。
16.一种用于安装有源元件的引线框架，所述引线框架的特征在于包括 形成有焊垫部的金属材料，所述焊垫部在元件安装工艺中成为引线；以及通过电镀形成于所述焊垫部上的图案层，并且所述图案层形成为宽度窄于所述焊垫部的宽度。
17.根据权利要求16所述的引线框架，其中，所述图案层的电镀使用来自电解质或非电解质的Ni、Pd、Au、Sn、Ag、Co和Cu之一的单一合金或者二元合金或三元合金，并且采用单层或双层。
18.一种用于安装有源元件的引线框架，所述引线框架的特征在于包括 形成有焊垫部的金属材料，所述焊垫部在元件安装工艺中成为引线；以及通过电解质电镀或非电解质电镀形成于所述焊垫部上的图案层，其中，由所述图案层的中心点和所述焊垫部的中心点所形成的对准偏差小于38. 67 μ m。
19.根据权利要求18所述的引线框架，其中，所述对准偏差/图案宽度小于0.11。
全文摘要
本发明涉及多行引线框架和半导体封装的结构和制造方法，所述制造方法的特征在于在金属材料上形成焊垫部(第一步骤)；在第一图案形成之后进行表面电镀加工或有机材料涂布(第二步骤)；在所述金属材料上形成第二图案(第三步骤)；以及在第二图案形成之后对半导体芯片进行封装(第四步骤)，从而通过应用逐步蚀刻使侧蚀现象最小化。
文档编号H01L23/495GK102224586SQ200980147033
公开日2011年10月19日 申请日期2009年9月25日 优先权日2008年9月25日
发明者徐英郁, 李亨仪, 李诚远, 李赫洙, 柳盛旭, 申贤燮, 金知润 申请人:Lg伊诺特有限公司