专利名称：Vdmos晶体管测试结构的制作方法
技术领域：
本发明涉及晶体管器件的测试结构，具体涉及一种适用于VDMOS晶体管(垂直双扩散场效应晶体管)的测试结构，属于半导体技术领域。
背景技术：
在半导体集成电路中，以双扩散场效应晶体管为基础的电路，简称DM0S，利用两种杂质原子的侧向扩撒速度差，形成自对准的亚微米沟道，可以达到很高的工作频率和速度。与普通MOS晶体管相比，DMOS在结构上有两个主要区别一是将P型、N型杂质通 过同一氧化层窗口顺次扩散，形成很短的沟道；二是在沟道与漏区之间加入一个轻掺杂的 N—漂移区，其掺杂浓度远小于沟道区。这个区承受大部分所加的漏电压，从而使短沟道效应 减弱，提高漏击穿电压，从而实现短沟道与高击穿电压结合而得到的一系列优点。DMOS晶体管又可分为横向DMOS晶体管(简称LDM0S)和垂直DMOS晶体管(VDMOS) 两种。其中，VDMOS晶体管由于其良好的性能和高集成度，在半导体集成电路领域中得到越 来越多的应用。图1为VDMOS晶体管结构示意图。如图1所示，VDMOS在N+硅衬底110上生长一 层N—外延层120，电子由N+源掺杂区104流经沟道105后改为垂直方向由衬底110流出。 因此，漏电极101由硅片底面引出，硅片表面只有源电极102和栅电极103，有利于提高集成 度，其中，源电极102和栅电极103之间通过栅氧化层106隔开，半导体硅衬底上的所有源 电极102连接在一起。然而，由于VDMOS晶体管的源电极和漏电极在半导体硅衬底的不同表面引出， 在对于VDMOS晶体管的测试中，CP (Circuit Probing,电路良率)测试及WAT (Wafer Acceptance Test，晶圆可接受性测试)中所的导通电阻Rds。n数据等则通常在半导体硅衬底 的背面研磨后才能得到，而普通器件的相关测试在背面研磨前即已经进行，半导体衬底背 面研磨后得到的VDMOS相关测试数据与同一半导体衬底上其他器件在半导体衬底背面研 磨之前进行的测试不匹配，且由于背面研磨后，晶圆厚度通常只有150 μ m 200 μ m,为测 试带来了较大的难度和较高的成本。但若在半导体衬底背面研磨之前进行VDMOS器件的导 通电阻Rds。n等相关测试，则测试结果与器件实际参数有较大误差。
发明内容
本发明要解决的技术问题主要有两个，一是解决VMOS晶体管CP及WAT表征过程 中，特别是在导通电阻Rds。n测试过程中存在的较大误差；二是统一测试程序，解决VMOS晶 体管在半导体衬底背面研磨后进行测试表征与大多半导体器件在半导体衬底背面研磨前 进行的测试之间测试顺序不匹配的问题。为解决上述技术问题，本发明提供了一种VDMOS晶体管测试结构，该结构中位于 半导体器件上表面的相邻两有源区电极相互断开，分别用作测试用源电极和测试用漏电 极，在位于上述两有源区之间的控制栅极电压作用下，半导体表面不反型，没有大量电荷积累现象，该结构包括第一导电类型的半导体衬底210 ；
位于半导体衬底210上表面301的第一导电类型的外延层220 ；位于外延层220内且互不交叠的第一源掺杂区201和第二源掺杂区203，其中，第 一源掺杂区201和第二源掺杂区203均为第一半导体类型掺杂；位于第一源掺杂区201下方的第一沟道区202和位于第二源掺杂区203下方的第 二沟道区204，其中，第一沟道区202和第二沟道区204均为第二半导体类型掺杂；位于外延层220表面303的多晶硅栅230，且多晶硅栅230表面覆盖有夹层电介质 层 240 ；覆盖在外延层220表面303用于引出第一源电极100a、第二源电极IOOb以及栅电 极300的金属层；覆盖在半导体衬底210底面302、用于引出漏电极200的背金属层。其中，第一源电极IOOa和第二源电极IOOb相互断开，多晶硅栅230在垂直方向上 位于第一源掺杂区201和第二源掺杂区203之间，第一沟道区202位于多晶硅栅230下方 的部分为第一扩散沟道，第二沟道区204位于多晶硅栅230下方的部分为第二扩散沟道，第 一扩散沟道和第二扩散沟道的长度均为1 μ m 3 μ m，且扩散沟道相互隔开，VDMOS晶体管 多晶硅栅230覆盖该第一扩散沟道和第二扩散沟道的间隔部分208，多晶硅栅230长度远大 于第一扩散沟道与第二扩散沟道的长度之和。此时，当所述晶体管为NMOS晶体管时，栅电 极300上施加的栅压Ve为负电压；当所述晶体管为PMOS晶体管时，栅电极300上施加的栅 压Ve为正电压，用以防止表面处电荷积累。进一步地，第一沟道区202和第二沟道区204之间还包括一体注入区206，该体注 入区206为第二半导体类型掺杂，位于多晶硅栅230下方，且与第一沟道区202、第二沟道区 204互不交叠，在水平方向上均隔开一距离，该距离不小于0. 5 μ m，此时，栅电极300上施加 的栅电压\为OV。更进一步地，多晶硅栅230中间断开一窗口，分裂为第一多晶硅栅230a和第二多 晶硅栅230b，其表面均覆盖金属层，分别引出第一栅电极300a和第二栅电极300b ；该第一 多晶硅栅230a和第二多晶硅栅230b间窗口宽度由制程能力决定，通常为1 μ m 8 μ m，且 窗口处离子注入形成一有源区205，该有源区205位于体注入区206内，为第一半导体掺杂， 且表面覆盖金属层，引出控制电极400。此时，当所述晶体管为NMOS晶体管时，第一栅电极 300a和第二栅电极300b上施加的栅电压Vei、Ve2以及有源区205连接的控制电极400上施 加的控制电压V。均为负电压；当所述晶体管为PMOS晶体管时，第一栅电极300a和第二栅 电极300b上施加的栅电压Vei、Ve2以及有源区205连接的控制电极400上施加的控制电压 Vc均为正电压，其中，第一栅电极300a和第二栅电极300b上施加的栅电压用以防止表面处 电荷积累，有源区205连接的控制电极400上施加的控制电压\用以控制外延层220和有 源区205之间的耗尽区宽度。本发明提供的VDMOS测试结构中，半导体衬底210的掺杂浓度大于外延层220的 掺杂浓度，第一源掺杂区201、第二源掺杂区203以及有源区205的掺杂浓度相当，均为重掺 杂，其掺杂浓度约为lE21cm_3，远大于外延层220的掺杂浓度，第一沟道区202、第二沟道区 204和体注入区206的掺杂浓度相当，均为轻掺杂，其掺杂浓度约为lE17cm_3。
本发明提供的VDMOS晶体管测试结构中，夹层电介质层240为栅氧化层，第一源掺 杂区201、第二源掺杂区203、第一沟道区202、第二沟道区204、体注入区206及有源区205 均通过离子注入方法实现，且第一沟道区202、第二沟道区204、体注入区206分别位于第一 源掺杂区201、第二源掺杂区203、有源区205下方。本发明提供的VDMOS晶体管测试结构中，覆盖半导体衬底210底面302的背金属 层引出的才是该VDMOS晶体管真正的漏电极200，覆盖在外延层220表面303的金属层引出 的第一源电极IOOa为测试用源电极，引出的第二源电极IOOb为测试用漏电极。作为又一实施方案，覆盖半导体衬底210底面302的背金属层引出的才是该VDMOS晶体管真正的漏电极200，覆盖在外延层220表面303的金属层引出的第二源电极IOOb为 测试用源电极，引出的第一源电极IOOa为测试用漏电极。VDMOS晶体管的测试用源电极与测试用漏电极同位于半导体衬底的上表面，可与 其他半导体器件一样，在背面研磨前进行WAT表征，使测试顺序相匹配。通过测试用源电极 与测试用漏电极作为输出电极进行测试，并选取适当的栅电压和控制电压以保证测试晶体 管工作状态，可有效实现对VDMOS晶体管实际参数的测试提取，并克服研磨后表征的困难， 统一测试程序，解决VDMOS晶体管在半导体衬底背面研磨后进行测试表征与大多半导体器 件在半导体衬底背面研磨前进行的测试之间测试顺序不匹配的问题，且无需等待电路良率 测试结果，缩短测试周期，从而进一步降低维护、开发成本，提高产品测试、反馈的效率。作为较佳技术方案，第一导电类型为N型，第二导电类型为P型。作为又一实施方案，第一导电类型为P型，第二导电类型为N型。本发明的技术效果是，通过引入与源电极位于同一表面的测试用漏电极，大大降 低了对于器件导通电阻Rds。n测试的困难，并使得对VDMOS晶体管的参数表征可在背面研 磨前进行，通过测试用漏电极与源电极作为引出电极，在栅电压控制下进行测试，可有效避 免外延层表面发生反型而造成的导通电阻Rds。n测试不准确问题，同时避免了通过分别位于 外延层表面的源电极和位于半导体衬底下表面的漏电极直接进行测试所带来的较大误差， 也避免了在背面研磨后进行测试表征时所需的较高成本，对于VDMOS晶体管器件的导通电 阻Rds。n数据测试的精确性和便利性，都带来了极大的改善，除此之外，VDMOS晶体管的参数 表征与其他半导体器件的测试一样，在半导体衬底背面研磨前进行，使导通电阻Rds。n测试 程序与同一半导体衬底上其他器件的测试程序得到统一，解决了 VDMOS晶体管在半导体衬 底背面研磨后进行测试表征与大多半导体器件在半导体衬底背面研磨前进行的测试之间 测试顺序不匹配的问题，并摆脱了需要电路良率测试结果作为导通电阻Rds。n测试基础的限 制，缩短测试周期，从而进一步降低维护、开发成本，提高产品测试、反馈的效率。
图1为VDMOS晶体管结构示意图；图2为第一具体实施方式
提供的VDMOS晶体管测试结构示意图；图3为第二具体实施方式
提供的VDMOS晶体管测试结构示意图；图4为第三具体实施方式
提供的VDMOS晶体管测试结构示意图。
具体实施例方式为使本发明的目的、技术方案和优点更加清楚，下面结合附图对本发明作进一步 的详细描述。图2为本发明提供的VDMOS晶体管测试结构第一具体实施方式
示意图。
如图2所示，本具体实施方式
提供的VDMOS晶体管测试结构包括第一导电类型的 半导体衬底210 ；位于半导体衬底210上表面301的第一导电类型的外延层220 ；位于外延 层220内且互不交叠的第一源掺杂区201和第二源掺杂区203，其中，第一源掺杂区201、第 二源掺杂区203均为第一半导体类型掺杂；位于第一源掺杂区201下方的第一沟道区202 和位于第二源掺杂区203下方的第二沟道区204，其中，第一沟道区202和第二沟道区204 均为第二半导体类型掺杂；位于外延层220表面303的多晶硅栅230，且多晶硅栅230表面 覆盖有夹层电介质层240 ；覆盖在外延层220表面303用于引出第一源电极100a、第二源电 极IOOb以及栅电极300的金属层；覆盖在半导体衬底210底面302、用于引出漏电极200的 背金属层。其中，第一源电极IOOa和第二源电极IOOb相互断开，多晶硅栅230在垂直方向 上位于第一源掺杂区201和第二源掺杂区203之间，第一沟道区202位于多晶硅栅230下 方的部分为第一扩散沟道，第二沟道区204位于多晶硅栅230下方的部分为第二扩散沟道， 第一扩散沟道和第二扩散沟道的长度Dp D2均为1 μ m 3 μ m，且二者相互隔开。在本具体实施方式
中，半导体衬底210的掺杂浓度大于外延层220的掺杂浓度， 第一掺杂区201和第二掺杂区203的掺杂浓度大致相当，均为重掺杂，其掺杂浓度约为 lE21cm_3，远大于外延层220的掺杂浓度，第一沟道区202和第二沟道区204的掺杂浓度也 大致相当，均为轻掺杂，其掺杂浓度约为lE17cnT3。在本具体实施方式
中，夹层电介质层240为栅氧化层，第一源掺杂区201和第二源 掺杂区203以及第一沟道区202、第二沟道区204均通过离子注入方法实现，且第一沟道区 202、第二沟道区204的离子注入和第一源掺杂区201、第二源掺杂区203的离子注入采用 同一掩膜版、利用同一窗口先后注入完成。第一沟道区202位于第一源掺杂区201下方，第 二沟道区204位于第二源掺杂区203下方。其中，第一沟道区202位于多晶硅栅230下方 的部分为第一扩散沟道，第二沟道区204位于多晶硅栅230下方的部分为第二扩散沟道，第 一扩散沟道长度D1和第二扩散沟道长度D2均为1 μ m 3 μ m，且第一扩散沟道和第二扩散 沟道相互隔开，VDMOS晶体管多晶硅栅230覆盖第一扩散沟道和第二扩散沟道的间隔部分 208，多晶硅栅230长度大于第一扩散沟道长度D1与第二扩散沟道长度D2之和。在如图2所示VDMOS晶体管测试结构中，覆盖半导体衬底210底面302的背金属 层引出的是VDMOS晶体管真正的漏电极200，覆盖在外延层220表面303的金属层所引出的 第一源电极IOOa为测试用源电极，所引出的第二源电极IOOb为测试用漏电极。作为最佳实施方案，本实施例中第一导电类型为N型，第二导电类型为P型。即 所采用的半导体硅衬底210为N型衬底，位于衬底上方的外延层220也为N型，第一源掺杂 区201和第二源掺杂区203均为N型重掺杂区域，衬底硅210和第一源掺杂区201、第二源 掺杂区203的掺杂浓度均大于外延层220的掺杂浓度，而分别位于第一源掺杂区201和第 二源掺杂区203下方的第一沟道区202、第二沟道区204均为P型半导体轻掺杂，第一沟道 区202、第二沟道区204位于多晶硅栅230下方的部分为第一扩散沟道和第二扩散沟道，两 扩散沟道相互隔开，形成双沟道。对该VDMOS晶体管进行导通电阻Rdstm的测试时，由于Ves的数值越大，表面处的电子密度越大，相对的沟道电阻越小，为防止测试数据出现偏差，在本具体实施方式
的测试过程中，栅电极300上所加电压Ve < 0V，保证表面处不出现电荷积 累状态，该区域电流路径被阻断，从而进一步保障导通电阻Rds。n测试数据的准确性。在栅电 压Ve控制作用下，在测试用漏电极(即第二源电极100b)和测试用源电极(即第一源电极 100a)上加所需电压，即可完成导通电阻的测试，该测试过程中，测试用VDMOS晶体管处于 截止状态，电荷移动方向如图2中箭头所示。VDMOS晶体管的测试用源电极(即第一源电极100a)与测试用漏电极(即第二源 电极100b)同位于半导体衬底210的上表面301，可同其他半导体器件一样，在背面研磨前 进行导通电阻Rds。n的测试。采用栅电极300上施加适当的栅电压\保证VDMOS晶体管的 工作状态，并以测试用源电极(即第一源电极100a)与测试用漏电极(即第二源电极100b) 作为输出电极测试得到的相关数据，有效实现了对VDMOS晶体管实际参数的监控，克服研 磨后表征的困难，并统一测试程序，解决VDMOS晶体管在半导体衬底背面研磨后进行测试 表征与大多半导体器件在半导体衬底背面研磨前进行的测试之间测试顺序不匹配的问题， 从而进一步降低维护、开发成本，提高产品测试、反馈的效率。图3为本发明提供的VDMOS晶体管测试结构第二具体实施方式
示意图。如图3所示，本具体实施方式
提供的VDMOS晶体管测试结构包括第一导电类型的 半导体衬底210 ；位于半导体衬底210上表面301的第一导电类型的外延层220 ；位于外延 层220内且互不交叠的第一源掺杂区201和第二源掺杂区203，其中，第一源掺杂区201、第 二源掺杂区203均为第一半导体类型掺杂；位于第一源掺杂区201下方的第一沟道区202 和位于第二源掺杂区203下方的第二沟道区204，其中，第一沟道区202和第二沟道区204 均为第二半导体类型掺杂；位于外延层220表面303的多晶硅栅230，多晶硅栅230下方有 一体注入区206，该体注入区206为第二半导体类型掺杂，位于第一沟道区202和第二沟道 区204之间，且与二者均互不交叠，在水平方向上隔开一距离，该距离不小于0. 5 μ m ；多晶 硅栅230表面覆盖有夹层电介质层240 ；覆盖在外延层220表面303用于引出第一源电极 100a、第二源电极IOOb以及栅电极300的金属层；覆盖在半导体衬底210底面302、用于引 出漏电极200的背金属层。其中，第一源电极IOOa和第二源电极IOOb相互断开，多晶硅栅 230在垂直方向上位于第一源掺杂区201和第二源掺杂区203之间，第一沟道区202位于多 晶硅栅230下方的部分为第一扩散沟道，第二沟道区204位于多晶硅栅230下方的部分为 第二扩散沟道，第一扩散沟道和第二扩散沟道的长度Dp D2均为1 μ m 3 μ m。在本具体实施方式
中，半导体衬底210的掺杂浓度大于外延层220的掺杂浓度， 第一掺杂区201和第二掺杂区203的掺杂浓度大致相当，均为重掺杂，其掺杂浓度约为 lE21cm_3，远大于外延层220的掺杂浓度，第一沟道区202和第二沟道区204的掺杂浓度也 大致相当，均为轻掺杂，其掺杂浓度约为lE17cnT3。在本具体实施方式
中，夹层电介质层240为栅氧化层，第一源掺杂区201和第二源 掺杂区203以及第一沟道区202、第二沟道区204、体注入区206均通过离子注入方法实现， 且第一沟道区202、第二沟道区204的离子注入和第一源掺杂区201、第二源掺杂区203的 离子注入采用同一掩膜版、利用同一窗口先后注入形成。第一沟道区202位于第一源掺杂 区201下方，第二沟道区204位于第二源掺杂区203下方，体注入区206位于第一沟道区202 和第二沟道区204之间。其中，第一沟道区202位于多晶硅栅230下方的部分为第一扩散沟道，第二沟道区204位于多晶硅栅230下方的部分为第二扩散沟道，第一扩散沟道长度D1 和第二扩散沟道长度D2均为1 μ m 3 μ m，体注入区206与两沟道区均隔开，无交叠区域，VDMOS晶体管多晶硅栅230覆盖第一扩散沟道和第二扩散沟道的间隔部分及体注入区206。
在如图3所示VDMOS晶体管测试结构中，覆盖半导体衬底210底面302的背金属 层引出的是VDMOS晶体管真正的漏电极200，覆盖在外延层220表面303的金属层所引出的 第一源电极IOOa为测试用漏电极，所引出的第二源电极IOOb为测试用源电极。作为最佳实施方案，本实施例中第一导电类型为N型，第二导电类型为P型。即 所采用的半导体硅衬底210为N型衬底，位于衬底上方的外延层220也为N型，第一源掺 杂区201和第二源掺杂区203均为N型重掺杂区域，衬底硅210和第一源掺杂区201、第二 源掺杂区203的掺杂浓度均大于外延层硅220的掺杂浓度，而第一沟道区202、第二沟道区 204和体注入区206均为P型半导体轻掺杂，第一沟道区202、第二沟道区204位于多晶硅 栅230下方的部分为第一扩散沟道和第二扩散沟道，两扩散沟道相互隔开，形成双沟道。对 该VDMOS晶体管进行导通电阻Rds。n的测试时，栅电极300上所加电压可以为0V，位于多晶 硅栅230中间部分下访的体注入区206将流经该区域的电流阻断，在测试用漏电极(即第 一源电极100a)和测试用源电极(即第二源电极100b)上加所需电压，即可完成导通电阻 的测试，该测试过程中，测试用VDMOS晶体管处于截止状态，电荷移动方向如图3中箭头所
7J\ ο由于Ves的数值越大，表面处的电子密度越大，相对的沟道电阻越小，为防止测试 数据出现偏差，在本具体实施方式
的测试过程中，栅电极300上所加电压Ve为0V，测试用源 电极(即第二源电极100b)上所加电压值使Ves处于特定范围内，保证表面处不出现电荷积 累状态，进一步保障导通电阻Rds。n测试数据的准确性。VDMOS晶体管的测试用源电极(即第二源电极100b)与测试用漏电极(即第一源 电极100a)同位于半导体衬底210的上表面301，可同其他半导体器件一样，在背面研磨前 进行导通电阻Rds。n的测试。采用栅电极300上施加适当的栅电压\保证VDMOS晶体管的 工作状态，并以测试用源电极(即第二源电极100b)与测试用漏电极(即第一源电极100a) 作为输出电极测试得到的相关数据，有效实现了对VDMOS晶体管实际参数的监控，克服研 磨后表征的困难，并统一测试程序，解决VDMOS晶体管在半导体衬底背面研磨后进行测试 表征与大多半导体器件在半导体衬底背面研磨前进行的测试之间测试顺序不匹配的问题， 从而进一步降低维护、开发成本，提高产品测试、反馈的效率。图4为本发明提供的VDMOS晶体管测试结构第三具体实施方式
示意图。如图4所示，本具体实施方式
提供的VDMOS晶体管测试结构包括第一导电类型的 半导体衬底210 ；位于半导体衬底210上表面301的第一导电类型的外延层220 ；位于外延 层220内且互不交叠的第一源掺杂区201和第二源掺杂区203，其中，第一源掺杂区201、第 二源掺杂区203均为第一半导体类型掺杂；位于第一源掺杂区201下方的第一沟道区202 和位于第二源掺杂区203下方的第二沟道区204，其中，第一沟道区202和第二沟道区204 均为第二半导体类型掺杂；位于外延层220表面303的多晶硅栅230，多晶硅栅230中间断 开形成一窗口，分裂为第一多晶硅栅230a和第二多晶硅栅230b，其表面均覆盖金属层，分 别引出第一栅电极300a和第二栅电极300b ；该第一多晶硅栅230a和第二多晶硅栅230b之 间断开窗口的宽度由制程能力决定，通常为1 μ m 8 μ m，且窗口处离子注入形成一有源区205，有源区205为第一半导体掺杂，其表面覆盖金属层，引出控制电极400，有源区205下方有一体注入区206，该体注入区206为第二半导体类型掺杂，位于第一沟道区202和第二沟 道区204之间，且与二者均互不交叠，在水平方向上隔开一距离，体注入区206与第一沟道 区202和第二沟道区204在水平方向上隔开的距离均不小于0. 5 μ m ；多晶硅栅230表面覆 盖有夹层电介质层240 ；覆盖在外延层220表面303用于引出第一源电极100a、第二源电极 IOOb以及栅电极300的金属层；覆盖在半导体衬底210底面302、用于引出漏电极200的背 金属层。其中，第一源电极IOOa和第二源电极IOOb相互断开，多晶硅栅230在垂直方向上 位于第一源掺杂区201和第二源掺杂区203之间，第一沟道区202位于多晶硅栅230下方 的部分为第一扩散沟道，第二沟道区204位于多晶硅栅230下方的部分为第二扩散沟道，第 一扩散沟道和第二扩散沟道的长度Dp D2均为1 μ m 3 μ m。在本具体实施方式
中，半导体衬底210的掺杂浓度大于外延层220的掺杂浓度，第 一掺杂区201、第二掺杂区203和有源区205的掺杂浓度大致相当，均为重掺杂，其掺杂浓度 约为lE21cm_3，远大于外延层220的掺杂浓度，第一沟道区202、第二沟道区204和体注入区 206的掺杂浓度也大致相当，均为轻掺杂，其掺杂浓度约为lE17cm_3。在本具体实施方式
中，夹层电介质层240为栅氧化层，第一源掺杂区201、第二源 掺杂区203、有源区205以及第一沟道区202、第二沟道区204、体注入区206均通过离子注 入方法实现，且第一沟道区202、第二沟道区204的离子注入和第一源掺杂区201、第二源掺 杂区203的离子注入采用同一掩膜版、利用同一窗口先后注入完成，有源区205的离子注入 和体注入区206的离子注入采用同一掩膜版、利用同一窗口先后注入完成。第一沟道区202 位于第一源掺杂区201下方，第二沟道区204位于第二源掺杂区203下方，体注入区206位 于有源区下方，且位于第一沟道区202和第二沟道区204之间。其中，第一沟道区202位于 多晶硅栅230下方的部分为第一扩散沟道，第二沟道区204位于多晶硅栅230下方的部分 为第二扩散沟道，第一扩散沟道长度D1和第二扩散沟道长度D2均为1 μ m 3 μ m，体注入 区206与两沟道区均隔开，无交叠区域，VDMOS晶体管多晶硅栅230覆盖第一扩散沟道和第 二扩散沟道的间隔部分及有源区205和体注入区206。在如图4所示VDMOS晶体管测试结构中，覆盖半导体衬底210底面302的背金属 层引出的是VDMOS晶体管真正的漏电极200，覆盖在外延层220表面303的金属层所引出的 第一源电极IOOa为测试用源电极，所引出的第二源电极IOOb为测试用漏电极。作为最佳实施方案，本实施例中第一导电类型为P型，第二导电类型为N型。即 所采用的半导体硅衬底210为P型衬底，位于衬底上方的外延层220也为P型，第一源掺杂 区201和第二源掺杂区203、有源区205均为P型重掺杂区域，衬底硅210和第一源掺杂区 201、第二源掺杂区203、有源区205的掺杂浓度均大于外延层220的掺杂浓度，而第一沟道 区202、第二沟道区204和体注入区206均为N型半导体轻掺杂，第一沟道区202、第二沟道 区204位于多晶硅栅230下方的部分为第一扩散沟道和第二扩散沟道，两扩散沟道相互隔 开，形成双沟道。对该VDMOS晶体管进行导通电阻Rds。n的测试时，由于Ves的数值越大，表面 处的电子密度越大，相对的沟道电阻越小，为防止测试数据出现偏差，在本具体实施方式
的 测试过程中，第一栅电极300a和第二栅电极300b上所加电压Vei、VG2均为正电压，保证表 面处不出现电荷积累状态，进一步保障导通电阻Rds。n测试数据的准确性。第一栅电极300a 和测试用源电极(即第一源电极100a)之间加负压Vesi，当|Vesi| >阈值电压|Vtl|时，N型沟道区202反型成P型而成为反型层，第二栅电极300b和测试用漏电极(即第二源电极 100b)之间也加负压Ves2，当Ives2I >阈值电压Ivt2I时，N型沟道区204反型成P型而成为 反型层，上述两反型层形成P沟道从而使测试用漏电极(即第二源电极100b)和测试用源 电极(即第一源电极100a)导电，在测试用源电极(即第一源电极100a)和测试用漏电极 (即第二源电极100b)上加所需电压，即可完成导通电阻的测试。此时，控制电极400上施 加一控制电压％，该控制电压Vc为正电压，用以控制外延层和有源区之间的耗尽区宽度，从 而调整电路良率测试(CP)和晶圆可接受性测试(WAT)之间的相关性，该测试过程中，测试 用VDMOS晶体管处于截止状态，电荷移动方向如图4中箭头所示。VDMOS晶体管的测试用源电极(即第一源电极100a)与测试用漏电极(即第二源 电极100b)同位于半导体衬底210的上表面301，可同其他半导体器件一样，在背面研磨前 进行导通电阻Rds。n的测试。采用栅电极300a/300b上施加适当的栅电压Vei/Ve2，并在控制电 极400上施加适当的控制电压，保证VDMOS晶体管的工作状态，并以测试用源电极(即第一 源电极100a)与测试用漏电极(即第二源电极100b)作为输出电极测试得到的相关数据， 有效实现了对VDMOS晶体管实际参数的监控，克服研磨后表征的困难，并统一测试程序，解 决VDMOS晶体管在半导体衬底背面研磨后进行测试表征与大多半导体器件在半导体衬底 背面研磨前进行的测试之间测试顺序不匹配的问题，从而进一步降低维 护、开发成本，提高 产品测试、反馈的效率。在不偏离本发明的精神和范围的情况下还可以构成许多有很大差别的实施例。应 当理解，除了如所附的权利要求所限定的，本发明不限于在说明书中所述的具体实施例。
权利要求
一种VDMOS晶体管测试结构，包括第一导电类型的半导体衬底；位于所述半导体衬底上表面的第一导电类型的外延层；位于所述外延层内且互不交叠的第一源掺杂区和第二源掺杂区，所述第一源掺杂区和第二源掺杂区均为第一半导体类型掺杂；位于所述第一源掺杂区下方的第一沟道区和位于所述第二源掺杂区下方的第二沟道区，所述第一沟道区和所述第二沟道区均为第二半导体类型掺杂；位于所述外延层表面的多晶硅栅，所述多晶硅栅表面覆盖有夹层电介质层；覆盖在所述外延层表面用于引出第一源电极、第二源电极以及栅电极的金属层；覆盖在所述半导体衬底底面、用于引出漏电极的背金属层；其特征在于所述第一源电极和所述第二源电极相互断开，所述多晶硅栅在垂直方向上位于第一源掺杂区和第二源掺杂区之间。
2.根据权利要求1所述的VDMOS晶体管测试结构，其特征在于，当所述晶体管为NMOS 晶体管时，所述栅电极上施加的栅电压为负压；当所述晶体管为PMOS晶体管时，所述栅电 极上施加的栅电压为正压，用以防止表面处电荷积累。
3.根据权利要求1所述的VDMOS晶体管测试结构，其特征在于，所述第一沟道区和第二 沟道区之间还包括一体注入区，所述体注入区为第二半导体类型掺杂，位于所述多晶硅栅 下方，且与所述第一沟道区及所述第二沟道区均互不交叠，在水平方向上隔开一距离。
4.根据权利要求3所述的VDMOS晶体管测试结构，其特征在于，所述栅电极上施加的栅 电压为0V。
5.根据权利要求2所述的VDMOS晶体管测试结构，其特征在于，所述多晶硅栅中间断 开形成一窗口，分裂为第一多晶硅栅和第二多晶硅栅，其表面均覆盖金属层，分别引出第 一栅电极和第二栅电极；所述第一多晶硅栅和所述第二多晶硅栅之间隔断窗口的宽度为 Iym 8μπι，且窗口处离子注入形成一有源区，所述有源区为第一半导体类型掺杂，位于 所述体注入区内，且表面覆盖金属层，引出控制电极。
6.根据权利要求5所述的VDMOS晶体管测试结构，其特征在于，当所述晶体管为NMOS 晶体管时，所述第一栅电极和所述第二栅电极上施加的栅电压为负压；当所述晶体管为 PMOS晶体管时，所述第一栅电极和所述第二栅电极上施加的栅电压为正压，用以防止表面 处电荷积累。
7.根据权利要求6所述的VDMOS晶体管测试结构，其特征在于，当所述晶体管为NMOS 晶体管时，所述有源区控制电极上施加的控制电压为负压；当所述晶体管为PMOS晶体管 时，所述有源区控制电极上施加的控制电压为正压，用以控制所述外延层和所述有源区之 间的耗尽区宽度。
8.根据权利要求1 7任意一项所述的VDMOS晶体管测试结构，其特征在于，所述夹层 电介质层为栅氧化层。
9.根据权利要求8所述的VDMOS晶体管测试结构，其特征在于，所述半导体衬底的掺杂 浓度大于所述外延层的掺杂浓度；所述第一源掺杂区、第二源掺杂区以及有源区的掺杂浓 度大致相等，且均远大于所述外延层的掺杂浓度。
10.根据权利要求1 7任意一项所述的VDMOS晶体管测试结构，其特征在于，所述第 一导电类型为N型，所述第二导电类型为P型。
11.根据权利要求1 7任意一项所述的VDMOS晶体管测试结构，其特征在于，所述第一导电类型为P型，所述第二导电类型为N型。
12.根据权利要求1或3或5所述的VDMOS晶体管测试结构，其特征在于，所述第一源 电极为测试用源电极，所述第二源电极为测试用漏电极。
13.根据权利要求1或3或5所述的VDMOS晶体管测试结构，其特征在于，所述第一源 电极为测试用漏电极，所述第二源电极为测试用源电极。
全文摘要
一种VDMOS晶体管(垂直双扩散MOS晶体管)测试结构，属于半导体技术领域，包括半导体衬底、外延层、第一、第二源掺杂区、沟道区、夹层电介质层，覆盖在半导体衬底上表面用于引出两源电极和栅极的金属层以及覆盖半导体衬底底面的背金属层。其中，位于源掺杂区下方的沟道区相互隔开，形成双沟道，位于外延层表面的源电极相互断开，分别用作测试用源电极和测试用漏电极。在栅极电压的控制下，通过测试用源电极与测试用漏电极作为输出电极进行测试，有效实现对VDMOS晶体管导通电阻的测试，并克服研磨后表征的困难，统一测试程序，从而进一步降低维护、开发成本，提高产品测试、反馈的效率。
文档编号H01L29/10GK101807603SQ201010133570
公开日2010年8月18日 申请日期2010年3月26日 优先权日2010年3月26日
发明者克里丝, 刘宪周 申请人:上海宏力半导体制造有限公司