专利名称：用于互连工艺中的半导体器件及其制造方法
技术领域：
本发明涉及半导体制程，尤C其涉及用于互连工艺中的半导体器件及其制造方法。
背景技术：
半导体集成电路技术的发展对互连技术提出了新的需求，互连集成技术在近期和远期发展中将面临一系列技术和物理限制的挑战。随着半导体器件尺寸的不断收缩，互连结构也变得越来越窄，从而导致了越来越高的互连电阻。铜借助其优异的导电性，现已成为集成电路技术领域中互连集成技术的解决方案之一，铜互连技术已广泛应用于90nm及 65nm技术节点的工艺中。在铜互连工艺中，由于金属连线之间的空间在逐渐缩小，因此用于隔离金属连线之间的中间绝缘层(IMD)也变得越来越薄，这样会导致金属连线之间可能会发生不利的相互作用或串扰。现已发现，降低用于隔离金属连线层的中间绝缘层的介电常数(k)，可以有效地降低这种串扰。低k值中间绝缘层带来的另一个好处是是可以有效降低互连的电阻电容(RC)延迟。因此，在90nm、65nm甚至45nm设计规则的应用中，超低k材料现在已越来越广泛地应用于Cu互连工艺中作为隔离金属铜的中间绝缘层。图1A-1D示出了利用传统的大马士革工艺制造铜互连层的方法。如图IA所示，在前一互连层或有源器件层上沉积氮掺杂碳化物NDC(Nitr0genD0ped Carbide)层100作为通孔停止层，然后在通孔停止层100上以CVD方式覆盖一层介电层101。该介电层101具有低k值。然后在低k值介电层101的上面覆盖一层钝化层102。接着，在钝化层102上涂覆第一底部抗反射涂层(BARC) 103。之后，在BARC层103上沉积一层低温氧化物(LTO)层 104作为硬掩模。可选地，根据工艺的需要，还可以在LTO层104上进一步涂覆第二底部抗反射涂层105，以进一步增加光刻效用。接着，在第二底部抗反射涂层105上涂覆光刻胶层 106。接着，如图IB所示，对该光刻胶层106进行曝光，显影，以形成将要填充金属铜的沟槽图案。然后如图IC所示，利用干式回蚀法刻蚀第二底部抗反射涂层105、LTO层104、 第一底部抗反射涂层103，如采用等离子体刻蚀方式，直到到达钝化层102的表面。接着，如图ID所示，去除光刻胶层106、第二底部抗反射涂层105、LTO层104和第一底部抗反射涂层103，并采用等离子体刻蚀法刻蚀钝化层102和部分介电层101，从而刻蚀出用于填充金属的沟槽107。然后，对晶圆进行清洗。并在随后的工艺中进行金属沉积以形成金属互连。在现有技术中，在45nm技术节点及以下，当进行金属沉积后，在沟槽107的底部会出现金属尖刺(Spike)现象。也就是说，沉积的金属会穿进没有刻蚀的介电层101中。这种现象会造成电子迁移的问题，从而引起晶圆失效。因此这种现象是不希望得到的。鉴于上述问题，需要提供一种用于互连工艺中的半导体器件及其制造方法，以消除上述尖刺现象，改善互连结构。
发明内容
在本发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式
部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。本发明公开了一种制造用于互连工艺中的半导体器件的方法，包括如下步骤在前端器件层上形成通孔停止层；在该通孔停止层上形成介电层；在该介电层上形成钝化层；利用等离子体方法，对该钝化层、该介电层进行蚀刻以在该介电层中形成沟槽；其特征在于，在刻蚀形成该沟槽时采用的气体为CH2F2、CH3F和(X)2的混合气体。上述互连工艺可以为铜互连工艺。较佳地，在刻蚀形成上述沟槽时采用的压力在10-50mTorr之间。采用的频率为 27MHz时，采用的功率为200-500W。采用的频率为2MHz时，采用的功率为500-1000W。较佳的，CH2F2的流量在20-100sccm之间。CH3F的流量在20_50sccm之间。CO2的流量在 50-200sccm之间。较佳地，上述刻蚀的时间在10秒-50秒之间。进一步地，上述沟槽的底部的中央向上方突起。该突起的厚度在50埃-200埃之间。本发明进一步公开了一种用于互连工艺中的半导体器件，包含根据上述方法获得的半导体互连结构。利用本发明的制造用于互连工艺中的半导体器件的方法，增加了所形成的沟槽底部中间的厚度，避免了尖刺现象的产生，获得了性能更加优异的互连结构。
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施方式及其描述，用来解释本发明的原理。在附图中图1A-1D示出了利用传统的大马士革工艺中各步骤所涉及的半导体器件的剖面图；图2A-2D示出了根据本发明一个实施方式的用于互连工艺的半导体器件制造方法中所涉及的半导体器件的剖面图；图3示出根据本发明一个实施方式的用于互连工艺的半导体器件制造方法的流程图。
具体实施例方式在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员来说显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。图2A-2D示出了根据本发明一个实施方式的用于互连工艺的半导体器件制造方法中所涉及的半导体器件的剖面图。如图2A所示，在前端器件层上沉积氮掺杂碳化物NDC 层200(Nitrogen Doped Carbide)作为通孔停止层。该前端器件层可以是前一互连层或有源器件层。然后在通孔停止层200上以CVD方式覆盖一层介电层201，该介电层201可以由低k材料、超低k材料或者其组合构成，所述k值优选小于3. 5，更优选小于3。在一个例子中，介电层201包括黑钻材料BD(Black Diamond)和氮掺杂碳化物NDC(Nitrogen Doped Carbide)。更具体地，NDC使用C3H10Si作为其前体，BD使用[(C-H3)2-Si-Oj4作为其前体。可选地，介电层201还可以包含两个k值不同的BD层。在另一个例子中，介电层201的材料可以选自k值2. 5-2. 9的硅酸盐化合物(Hydrogen Silsesquioxane，简称为 HSQ)、k值为2. 2的甲基硅酸盐化合物(Methyl Silsesquioxane，简称MSQ)、k值为2. 8的 HOSPTM(Honeywe 11公司制造的基于有机物和硅氧化物的混合体的低介电常数材料)以及k 值为2. 65的SiLKTM(Dow Chemical公司制造的一种低介电常数材料)等等。介电层201 的厚度根据当层导线的薄层电阻Rs所要求的大小来确定。在一个例子中，介电层201厚度为4000埃左右。然后在介电层201的上面覆盖一层钝化层202。在一个例子中，钝化层202的材料可以选择为TE0S，成分主要是二氧化硅，是用Si(OC2H5)4为主要原料反应生成的，厚度约为250-750埃。接着，在钝化层202上涂覆第一底部抗反射涂层(BARC) 203，该第一 BARC层 203的材料例如是SiON，厚度为2000埃-4000埃。之后，在第一 BARC层203上沉积一层低温氧化物(LTO)层204作为硬掩模。在一个例子中，LTO层204厚度可选择为800埃。可选地，根据工艺的需要，还可以在LTO层204上进一步涂覆第二底部抗反射涂层205，以进一步增加光刻效用。接着，在第二底部抗反射涂层204上涂覆光刻胶层206，该光刻胶层206 的厚度可以为约3000埃。需要说明的是，附图仅仅是示意性，其比例关系不能代表真实的比例关系。然后如图2B所示，对光刻胶层206进行曝光，显影，以形成将要填充金属铜的沟槽图案。接着如图2C所示，利用干式回蚀法，例如等离子体刻蚀法，逐步蚀刻第二 BARC层 205、LTO层204、第一 BARC层203，直到到达钝化层202的表面。然后如图2D所示对剩余的光刻胶层206、第二 BARC层205、LT0层204、第一 BARC 层203去除，并对钝化层202进行刻蚀，直到进入介电层201，从而形成沟槽207。对沟槽 207的刻蚀可以利用等离子体干法蚀刻，或者本领域的技术人员认为合适的其他方法。根据本发明的一个实施方式，在对沟槽207的刻蚀中，采用了 CH2F2、CH3F和(X)2的混合气体。 较佳地，采用的压力可以在10-50mTorr之间。较佳地，当频率在27MHz时，功率可以选择在200-500W之间，当频率在2MHz时，功率可以选择在500-1000W之间。较佳地，其中气体 CH2F2的流量可以在20-100sccm之间，气体CH3F的流量可以在20_50sccm之间，而(X)2气体的流量可以在50-200SCCm之间。进行刻蚀的时间可以在10秒-50秒之间。通过上述刻蚀后，形成的沟槽207的底部的中间部分(中央)向上突出，而沟槽207底部的两侧的深度则与采用现有技术形成的沟槽的深度基本相同。在本发明的一个具体例子中，在对沟槽进行刻蚀时，以20-100sccm的流量通入Ol2F2，以在20-50sccm之间的流量通入CH3F,并以在 50-200sccm之间的流量通入(X)2气体，反应压力在10_50mTorr之间，频率可以选择2MHz或 27MHz，相应地功率选择在500-1000W之间或200-500W之间。通过本发明一个实施方式制造的沟槽，其中间部分向上突出的部分的厚度在50-200A之间。这样相比现有技术，根据本发明一个实施方式的沟槽207的底部要更厚。因此在随后的金属沉积中，可以避免金属尖刺的形成，从而获得性能更加优异的互连结构。图3示出根据本发明一个实施方式的用于互连工艺的半导体器件制造方法的流程图。如图3所示，在步骤301，在前端器件层上形成通孔停止层。在步骤302，在该通孔停止层上形成介电层。在步骤303，在该介电层上形成钝化层。在步骤304，利用等离子体方法，对钝化层和介电层进行刻蚀，以在介电层中形成沟槽，其中，在刻蚀形成沟槽时采用的气体为012F2、CH3F和ω2的混合气体。包含根据上述的实施方式制造的半导体器件可应用于多种集成电路(IC)中。 根据本发明的IC例如是存储器电路，如随机存取存储器(RAM)、动态RAM(DRAM)、同步 DRAM (SDRAM)、静态RAM(SRAM)、或只读存储器(ROM)等等。根据本发明的IC还可以是逻辑器件，如可编程逻辑阵列(PLA)、专用集成电路(ASIC)、合并式DRAM逻辑集成电路(掩埋式 DRAM)、射频电路或任意其他电路器件。根据本发明的IC芯片可用于例如用户电子产品，如个人计算机、便携式计算机、游戏机、蜂窝式电话、个人数字助理、摄像机、数码相机、手机等各种电子产品中，尤其是射频产品中。本发明已经通过上述实施方式进行了说明，但应当理解的是，上述实施方式只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施方式范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施方式，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
权利要求
1.一种制造用于互连工艺中的半导体器件的方法，包括如下步骤 在前端器件层上形成通孔停止层；在所述通孔停止层上形成介电层； 在所述介电层上形成钝化层；利用等离子体方法，对所述钝化层和所述介电层进行刻蚀，以在所述介电层中形成沟槽；其特征在于，在刻蚀形成所述沟槽时采用的气体为OI2F2、CH3F和CO2的混合气体。
2.如权利要求1所述的方法，其特征在于，所述互连工艺为铜互连工艺。
3.如权利要求1所述的方法，其特征在于，在刻蚀形成所述沟槽时采用的压力在 10-50mTorr 之间。
4.如权利要求1所述的方法，其特征在于，在刻蚀形成所述沟槽时采用的频率为 27MHz，采用的功率为200-500W。
5.如权利要求1所述的方法，其特征在于，在刻蚀形成所述沟槽时采用的频率为2MHz， 采用的功率为500-1000W。
6.如权利要求1所述的方法，其特征在于，所述CH2F2的流量在20-100sCCm之间。
7.如权利要求1所述的方法，其特征在于，所述CH3F的流量在20-50sCCm之间。
8.如权利要求1所述的方法，其特征在于，所述(X)2的流量在50-200sCCm之间。
9.如权利要求1所述的方法，其特征在于，所述刻蚀的时间在10秒-50秒之间。
10.如权利要求1所述的方法，其特征在于，所述沟槽的底部的中央向上方突起。
11.如权利要求10所述的方法，其特征在于，所述突起的厚度在50埃-200埃之间。
12.一种用于互连工艺中的半导体器件，包含根据权利要求1-11中任一项获得的半导体互连结构。
13.一种包含如权利要求12所述的半导体器件的集成电路，其中所述集成电路选自随机存取存储器、动态随机存取存储器、同步随机存取存储器、静态随机存取存储器、只读存储器、可编程逻辑阵列、专用集成电路和掩埋式DRAM、射频器件。
14.一种包含如权利要求12所述的半导体器件的电子设备，其中所述电子设备选自个人计算机、便携式计算机、游戏机、蜂窝式电话、个人数字助理、摄像机和数码相机。
全文摘要
本发明公开了一种制造用于互连工艺中的半导体器件的方法，包括如下步骤在前端器件层上形成通孔停止层；在该通孔停止层上形成介电层；在该介电层上形成钝化层；利用等离子体方法，对该钝化层、该介电层进行蚀刻以在该介电层中形成沟槽；其特征在于，在刻蚀形成该沟槽时采用的气体为CH2F2、CH3F和CO2的混合气体。本发明还公开了利用上述方法制造的半导体器件。利用本发明的制造用于互连工艺中的半导体器件的方法，增加了所形成的沟槽底部中间的厚度，避免了尖刺现象的产生，获得了性能更加优异的互连结构。
文档编号H01L21/768GK102254856SQ20101018290
公开日2011年11月23日 申请日期2010年5月20日 优先权日2010年5月20日
发明者孙武, 张海洋 申请人:中芯国际集成电路制造(上海)有限公司