具有硅通孔的集成电路系统及其制造方法

专利名称：具有硅通孔的集成电路系统及其制造方法
技术领域：
本发明涉及集成电路系统，尤其涉及具有硅通孔(through siliconvia ;TSV)的 集成电路系统。
背景技术：
集成电路在当今的许多消费类电子产品中，例如手机、摄像机、便携式音乐播放 器、打印机、计算机、计算器、汽车等都有应用。长期以来，在这些消费类电子产品不断增加 内存和逻辑功能集成的同时实现其小型化已成为集成电路行业的主要动力之一。因此，厂 商开始转向三维封装，以实现支持这些产品所需的高级功能集成。硅通孔为半导体行业提供了一种能够进行集成电路的三维堆叠的技术，从而提供 了异质集成(heterogeneous integration)的可能。硅通孔技术还降低了互连占用的面积， 同时提供了缩短的具有低RC延迟的电性路径。遗憾的是，许多现有技术不能充分分离硅通孔形成制程和接触形成制程，因而会 发生电性接触腐蚀和污染。因此需要可靠的集成电路系统及制造方法，以避免硅通孔和接触结构的交叉污染 和腐蚀。鉴于日益加剧的商业竞争压力以及不断增长的消费者预期和市场上产品差异化的 日渐缩小，解决上述问题变得极为迫切。此外，降低成本、提高效率以及应付竞争压力的需 要更增加了解决上述问题的紧迫性。长期以来本领域的技术人员一直在试图解决上述问题，但现有发展未给出任何教 导或启示，因此，上述问题一直未能得到解决。

发明内容
本发明提供一种集成电路系统的制造方法，包括提供包括主动元件的基板；在 该基板中形成硅通孔；在该硅通孔上方形成绝缘层，以保护该硅通孔；形成该绝缘层后，形 成至该主动元件的接触；以及去除该绝缘层。在本发明的某些实施例中，在上述步骤或元件之外还可具有其他步骤或元件，或 者采用其他步骤或元件替代上述步骤或元件。本领域的技术人员在参照附图阅读下列详细 说明之后将明白所述步骤或元件。


图1显示依据本发明实施例在初始制造阶段的集成电路系统的局部剖视图。图2显示图1中形成硅通孔后的结构。图3显示图2中形成绝缘层后的结构。图4显示图3中形成接触开口后的结构。图5显示图4中形成导电层后的结构。图6显示图5中去除多余材料后的结构。
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图7显示依据本发明实施例在初始制造阶段的集成电路系统的局部剖视图。图8显示图7中形成硅通孔后的结构。图9显示图8中形成绝缘层后的结构。图10显示图9中形成接触开口后的结构。图11显示图10中形成导电层后的结构。图12显示图11中去除多余材料后的结构。图13显示依据本发明实施例在初始制造阶段的集成电路系统的局部剖视图。图14显示图13中形成接触后的结构。图15显示图14中形成绝缘层后的结构。图16显示图15中形成硅通孔开口后的结构。图17显示图16中形成硅通孔后的结构。图18显示图17中去除多余材料后的结构。图19显示依据本发明实施例的集成电路系统的制造方法流程图。
具体实施例方式下面详细描述实施例以使本领域的技术人员能够制造和使用本发明。基于本揭露 可使其他实施例显而易见，并且可作系统、流程或机械的变化而不背离本发明的范围。下面的描述中给出诸多特定细节以利于充分理解本发明。不过，显而易见的是可 在不具有这些特定细节的情况下实施本发明。为避免模糊本发明，对一些已知的电路、系统 架构和流程步骤地均不作详细揭露。显示系统实施例的附图是半示意图，并非按比例绘制。更详细地说，为清楚起见， 图中对一些尺寸进行放大显示。同样，尽管为描述方便，附图部分的视图通常都显示类似的 方位，但图中的此类描述大多是随意的。一般而言，可在任意方位下执行本发明。出于清楚、简化和便于理解的目的，对于所揭露的具有一些共同特征的多个实施 例，彼此类似的特征通常采用类似的参考标记。需要说明的是，这里将术语“水平面”定义为在不考虑方位的情况下，与基板的传 统平面或表面平行的平面。术语“垂直”指垂直于所定义的水平面的方向。“上方”、“下方”、 “底部”、“顶部”、“侧面”、“高于”、“低于”等术语都相对所述水平面定义，如附图所示。这里所用的术语“制程”包括形成所描述结构所需的材料或光阻材料的沉积、图案 化、曝光、显影、蚀刻、清洗和/或所述材料或光阻材料的去除等步骤。这里所用的术语“上面”指元件之间直接接触。这里所用的术语“例子”或“示例”是指举例说明。并不一定将这里描述为“例子” 或“示例”的实施例解释为优于其他设计或实施例。这里所用的术语“第一”、“第二”旨在描述元件之间的差别，而不应解释为限制本 发明的范围。术语“层”除非特别指出，否则包括单个和复数个。这里所用的术语“自对准”是指执行涉及一种或多种材料的一个或多个步骤，以使 该制程步骤中形成的特征彼此自动对准。这里所用的术语“主动元件”是指功能完备的可操作元件，其仅通过建立电性接触即可增加给定的电性输入参数的幅值。图1至图19示例形成集成电路系统的制程，但其不应解释为限制本发明。应当理 解的是，现有技术中已知的多个制程可在图1至图19之前或之后执行，这里不作重复。而 且，应当理解的是，可对下述制程作修改、添加和/或省略而不背离所请求保护的主题的范 围。例如，下述制程和/或实施例可包括更多或更少的步骤或其他步骤。此外，可以任意合 适的顺序执行步骤而不背离本发明的范围。此外，应当了解的是，本发明的主动元件可包括任意数目的多电极装置(例如主 动元件结构)，其中，通过在控制电极施加电压而对两个特定电极之间的电流进行控制或调 节。主动元件例如包括双极结型晶体管(bipolar junction transistor ；BJT)、n沟道金属 氧化物半导体(n-channel metal-oxide semiconductor ;NM0S)、ρ沟道金属氧化物半导体 (p-channel metal-oxide semiconductor ；PM0S)、互补金属氧化物半导体(complementary metal-oxide semiconductor ；CMOS)结构、单栅晶体管、多栅晶体管、鳍式场效应晶体管 (fin-field effect transistor ；fin-FET)或环形栅晶体管(annular gate transistor)。 此外，应当理解，可在一个媒介上一次准备一个或多个集成电路系统，并可在以后的制造阶 段将其分为单个或多个集成电路封装组件。而且，本领域的技术人员应了解，可通过现有的NM0S、PMOS和CMOS兼容制程技 术来使用本实施例的技术，以制造集成电路系统，例如主动元件，从而最小化或降低制造成 本。此外，应当理解，由这里所述的实施例制造的集成电路系统的一个或多个主动元 件可根据实际需要以多种构造和排列方式应用于处理器部件、存储器部件、逻辑部件、数字 部件、模拟部件、混合信号部件、电源部件、射频(radio frequency ；RF)部件(例如RF CMOS 电路)、数字信号处理器部件、微机电部件、光学传感器部件等等。应当理解，这里所用的定义和术语仅为示例，并且本领域的技术人员很容易了解， 可使用其他定义和术语来描述这里所述的技术、系统、设备和方法。而且，这里所述的层的厚度取决于设计规则和当前的制程技术节点。不过，本领域 的技术人员应了解，本实施例并不限于特定的制程技术节点以及这里描述的任何制程参数 的特定值。—般而言，下述实施例涉及在前端的普通晶圆制造过程中集成硅通孔和接触的方 法或系统。在至少一个实施例中，使用氧化物掩膜定义接触，同时保护已形成的硅通孔。在 另一实施例中，使用氮化物掩膜定义接触，同时保护已形成的硅通孔。在又一实施例中，使 用氮化物掩膜定义硅通孔，同时保护已形成的接触。图1显示依据本发明实施例在初始制造阶段的集成电路系统100的局部剖视图。 一般而言，集成电路系统100可包括一个或多个主动元件和/或被动元件。在这种情况下， 通过半导体制程行业现有的沉积、图案化、光刻和蚀刻技术，可在基板102的上方、上面和/ 或内部形成众多不同的区域(例如存储、逻辑、高电压等)，以制造主动和/或被动元件结 构。而且，尽管本实施例仅就两个主动元件结构作了描述，但是本领域的技术人员应了解， 这里所描述的系统和方法适用于一个或多个呈孤立、半密集或密集阵列构造的主动元件结 构(例如NMOS或PM0S)。在某些实施例中，基板102可包括200纳米或300纳米的半导体晶圆，在该晶圆上可形成任意数目的主动元件和/或被动元件结构及其互连。例如，基板102可包括任意半 导体材料，例如硅(Si)、碳化硅(SiC)、硅锗(SiGe)、硅/硅锗(Si/SiGe)、碳锗硅(SiGeC)、 锗(Ge)、砷化镓(GaAs)、砷化铟(InAs)、磷化铟(InP)、其他III/V或II/VI化合物半导体 以及硅上绝缘体(silicon-on-insulator)构造(configurations)。此外，基板102还可 包括掺杂和未掺杂构造、外延层(印itaxial layers)、应变构造，以及一个或多个晶向(例 如-<100>、<110>、<111>晶向)，可以有策略地采用这些构造来优化NMOS和PMOS元件内的 载流子迁移率。基板102还可包括于注入后成为非晶态的材料。在一个实施例中，基板102还可包括一个或多个阱(well) 104，例如形成ρ型 MOSFET的η型阱、形成η型MOSFET的ρ型阱和/或双阱构造(例如η型阱与ρ型阱相邻)。 在至少一个实施例中，阱104可包括轻掺杂阱。本领域的技术人员应了解，可使用倒阱注入 (retrograde well implant)来使基板102内形成的元件获得最佳电气特性。在某些实施例中，基板102的厚度范围例如约为100纳米至几百微米。不过，上述基板102的例子不应解释为限制本发明，基板102的组成可包括任意表 面、材料、构造或厚度，其能够物理地和电性地实现主动和/或被动元件结构的形成。通过利用半导体制程行业现有的用于制造主动元件和/或被动元件的沉积、图案 化、光刻和蚀刻技术，在基板102的上方、上面和/或内部形成主动元件，例如第一元件106 和第二元件108。在某些实施例中，第一元件106和第二元件108可包括一个或多个主动 元件，例如一个或多个NMOS元件或一个或多个PMOS元件。在其他实施例中，第一元件106 和第二元件108可包括相互耦合的PMOS元件和NMOS元件，从而形成CMOS元件。不过，应 当理解，第一元件106和第二元件108并不限于上述例子，并且可包括任意数目的多电极装 置，其中，通过在控制电极施加电压而对两个特定电极之间的电流进行控制或调节。一般而言，第一元件106和第二元件108都可包括栅极110、栅介质112、沟道114、 第一侧壁(spacer) 116、第一衬垫(liner) 118、第二侧壁120、硅化物接触122、介电层124、 隔离结构126、源极/漏极扩展区128、halo区130、源极/漏极132、钝化层134 (passivation layer)以及硅通孔开口 136。某些实施例中，栅极110可由现有材料形成，包括掺杂和未掺杂半导体材料(例如 多晶硅、非晶硅或锗化硅)、金属、金属合金、硅化物、金属氮化物、金属氧化物、碳纳米管或 其组合。例如，如果栅极110包括金属，则该金属可包括铜、钨、铝、铝合金、钯、钛、钽、镍、钴 和钼。再例如，如果栅极110包括金属硅化物，则该金属硅化物可包括硅化铜、硅化钨、硅化 铝、硅化钯、硅化钛、硅化钽、硅化镍、硅化钴、硅化铒和硅化钼。依据本实施例范围，栅极110 还可使用本领域技术人员已知的用于栅极结构的其他材料。一般而言，栅极110可通过化学气相沉积(chemical vapordeposition ；CVD)、物 理气相沉积(physical vapor exposition ;PVD)、硅化、电镀和/或原子层沉积(atomic layer deposition ；ALD)形成。栅极100还可包括多层结构和/或双栅极结构，其对于不 同的栅极结构包括不同的栅极高度。栅介质112的材料包括，但不限于，氧化硅、氮氧化硅、氮化硅、氧化硅/氮化硅/ 氧化硅堆叠、高k介电材料(亦即介电常数值大于氧化硅的材料)或其组合。不过，应当理 解，栅介质112的材料类型并不限于上述例子。例如，栅介质112可包括当栅极110施加合 适电压110时允许沟道114中电荷感应的任意材料。依据本实施例的范围，还可将本领域技术人员已知的用于栅极结构的其他材料用作栅介质112。栅介质112可通过热氧化、原子层沉积、化学气相沉积或物理气相沉积形成。栅介 质112还可包括针对NMOS元件和PMOS元件的多层结构和/或不同材料。在至少一个实施 例中，栅介质112可包括多层结构，例如第一层为氧化物，第二层为高k材料。本领域的技术人员应了解，栅极110和栅介质112的厚度可随集成电路系统100 的设计规格和/或当前技术制程节点(例如45纳米、32纳米等)变化。一般而言，栅极110 的厚度约在500埃(angstroms)至3000埃之间，栅介质112的厚度约在10埃至50埃之间。 不过，栅极110和栅介质112的厚度可更厚或更薄，取决于第一元件106和第二元件108的 设计规格。第一侧壁116邻近栅极110形成，并可包括例如氧化物、氮化物或其组合等介电材 料，但最好包括二氧化硅。在至少一个实施例中，第一侧壁116可通过多种技术形成，包括， 但不限于，物理气相沉积、化学气相沉积和热氧化，随后通过适当的蚀刻制程形成大体垂直 的侧壁。第一衬垫118邻近第一侧壁116形成，并可包括例如氧化物、氮化物或其组合等介 电材料，但最好包括二氧化硅。在至少一实施例中，第一衬垫118可通过多种技术形成，包 括，但不限于，物理气相沉积、化学气相沉积和热氧化，随后进行蚀刻制程形成大体呈“L”型 的衬垫。第二侧壁120邻近第一衬垫118形成，通常包括相对第一衬垫118的材料可进行 选择性蚀刻的材料(例如氧化物、氮化物或其组合)。例如，如果第一衬垫118由二氧化硅 形成，则第二侧壁120可由氮化硅形成。对于这样的侧壁材料组成，现有技术已知多种具有 适度高蚀刻选择性的非等向性蚀刻方法。第二侧壁120可通过多种技术形成，包括，但不限 于，化学气相沉积和物理气相沉积，随后进行适当的蚀刻制程。在其他实施例中，第一侧壁116、第一衬垫118和/或第二侧壁120还可包括任意 类型的应力诱导材料，将其内在或固有应力转移至栅极110、沟道114、源极/漏极扩展区和 /或源区/漏区。在这种情况下，该应力诱导材料可包括应力记忆材料或压缩和/或拉伸应 力材料。例如，若第一侧壁116、第一衬垫118和/或第二侧壁120包括应力记忆层的特征， 则当主动元件或基板102中的非晶区再结晶时，第一侧壁116、第一衬垫118和/或第二侧 壁120可将其内在应力转移至该主动元件。一般而言，这样的技术允许第一侧壁116、第一 衬垫118和/或第二侧壁120在沟道114上施加压缩应力或拉伸应力，以增加流过该元件 的电流量。不过，应当理解，第一侧壁116、第一衬垫118和/或第二侧壁120的材料类型并 不限于上述例子，其可包括允许栅极110电性隔离、允许在邻近沟道114的基板102中形成 横向掺杂物分布和/或允许第一衬垫118与第二侧壁120之间适度高蚀刻选择性的任意材 料。应当理解，各第一侧壁116、第一衬垫118和第二侧壁120的厚度和/或宽度可至 少部分决定随后形成的源区和漏区、低电阻电性接触的位置，和/或随后沉积的压力层与 沟道114的邻近程度。因此，可改变各第一侧壁116、第一衬垫118和第二侧壁120的厚度 和/或宽度以符合集成电路系统100的设计规格(例如亚45纳米技术节点关键尺寸)。例 如，第一侧壁116、第一衬垫118和/或第二侧壁120的厚度可随源区/漏区上方的低电阻电性接触的理想位置及其在主动元件的沟道114上产生的邻近效应而变化。而且，本领域的技术人员应了解，尽管这里将侧壁结构描述为第一侧壁116、第一 衬垫118和第二侧壁120的组合，但是该侧壁结构可由一个或多个侧壁构成。集成电路系统100还可包括在栅极110和源极/漏极132上方形成的硅化物接触 122，例如低电阻硅化物或自对准硅化物电性接触。在某些实施例中，硅化物接触122可包 括任意导电化合物，该导电化合物在其本身与另一热稳定材料之间形成电性界面并提供均 勻的(uniform)低电阻电特性。在其他实施例中，该硅化物接触122可包括难熔金属材料， 例如钽(Ta)、钴(Co)、钛(Ti)、钨(W)、钼(Pt)或钼(Mo)。在其他实施例中，在源极/漏极 132上形成的硅化物接触122可通过自对准硅化制程自对准第二侧壁120。本领域的技术人员应了解，硅化物接触122可影响第一元件106或第二元件108 的沟道114中载流子的迁移率(例如由于硅化物122施加的应力)。例如，在第一元件106 和/或第二元件108包括PMOS元件的情况下，如果硅化物接触122距离任一元件的沟道 114太近，则硅化物接触122会对沟道114内的载流子迁移率产生不利影响。因此，应当理 解，可通过调节第一侧壁116、第一衬垫118和第二侧壁120的厚度(例如增加厚度)来降 低或消除硅化物接触122对第一元件106和/或第二元件108的沟道114内的载流子迁移 率产生的不利影响。或者，可通过调节第一侧壁116、第一衬垫118和第二侧壁120的厚度(例如降低 厚度)来加强硅化物接触122对主动元件(例如NMOS元件)的沟道114内的载流子迁移 率产生的影响。因此，可调节第一侧壁116、第一衬垫118和第二侧壁120的厚度，以加强或 减弱硅化物接触122对第一元件106和/或第二元件108中的应力水平产生的影响。尽管图中所示的硅化物接触122形成于第一元件106上方，但是本领域的技术人 员应了解，硅化物接触122可形成于各第一元件106和/或第二元件108以及集成电路系 统100中形成的任意主动元件或所有主动元件的上方或上面。介电层124可非选择性地或选择性地沉积于集成电路系统100的全部或部分的上 方或上面。在至少一个实施例中，介电层124可包括阻挡层(例如氮化硅)，以保护基板102 中的主动区不受随后沉积的膜或层中的掺杂物的影响。在另一实施例中，介电层124可包括应力工程(stress engineered)材料，以在第 一元件106和第二元件108上诱发应力。在这种情况下，可以有策略地设计并沉积应力工 程层，以施加压缩和/或拉伸应力，这取决于元件类型(例如针对NMOS拉伸、针对PMOS压 缩)。例如，介电层124可包括通过等离子体增强化学气相沉积制程(plasma enhanced chemical vapor deposition process)沉积的氮化硅层。在这种情况下，应当理解，可通过 调节多个沉积参数，例如反应物流速、压力、温度、射频功率和频率、反应物材料和厚度来调 整介电层124内的压缩或拉伸应力。而且，本领域的技术人员应了解，上述参数并不限制本 发明，还可采用和/或调节其他参数来使介电层124具有特定的内部应力，以增强沟道114 内的载流子迁移率，从而提升主动元件的性能。在其他实施例中，介电层124还可包括应力 记忆层，于退火时将其应力转移至第一元件106和第二元件108。隔离结构126可包括浅沟槽隔离结构、局部硅氧化结构和/或其他合适的隔离结 构。该隔离结构126可使第一元件106、第二元件108以及其他元件彼此之间电性隔离和/或分离。在某些实施例中，隔离结构126可由介电材料制成，例如氧化硅、氮化硅或氮氧化 硅。在其他实施例中，隔离结构126还可包括由一种或多种介电材料形成的多层结构。在此制造阶段，集成电路系统100还可包括源极/漏极扩展区128、halo区130和 /或源极/漏极132。本领域的技术人员应了解，可协调源极/漏极扩展区128、halo区130 和/或源极/漏极132的形成与第一侧壁116、第一衬垫118和/或第二衬垫120的形成， 从而允许自对准制程。众所周知，源极/漏极扩展区128可邻近沟道114形成。一般来说，源极/漏极扩 展区128相对源漏区以低浓度杂质形成于较浅的深度，以有利于缩小面积，促进集成电路 系统100的小型化。更具体地说，源极/漏极扩展区128的掺杂注入剂量约在lX1014ion/ cm2至lX1014ion/Cm2之间。不过可使用更多或更少的剂量，这取决于所使用的杂质浓度以 及第一元件106和第二元件108的设计规格。而且，应当理解，上述参数并不限制本发明， 还可采用和/或调节其他参数以注入高掺杂和突变形式的源极/漏极扩展区128。形成源极/漏极扩展区128的杂质可包括η型或ρ型，取决于所形成的第一元件 106和/或第二元件108 (例如NMOS元件的η型杂质和PMOS元件的ρ型杂质)。Halo区130邻近源极/漏极扩展区128形成。众所周知，Halo区有助于缩短沟道 114的长度，有利于最小化击穿电流并控制短沟道效应，从而改善主动元件的性能。一般来 说，可通过在基板102中注入与导电类型与源极/漏极132和源极/漏极扩展区128的杂 质的导电类型相反的杂质形成halo区130。例如，如果源极/漏极132和源极/漏极扩展 区128具有η形杂质，则halo区130具有ρ型杂质。通常以一个角度注入halo区掺杂材料，以使该掺杂材料注入第一侧壁116、第一 衬垫118、第二侧壁120和/或栅极110的下方。一般来说，该注入角度相对基板102的表 面大体小于90度，例如约在15度至75度之间。在某些实施例中，可在有角度的halo注入 期间旋转基板102 (例如双侧和四侧halo区注入)，以提供对称形式的halo区130。不过， 在其他实施例中，可垂直于基板102的表面进行halo掺杂注入。应当理解，源极/漏极扩展区128和halo区130的形成顺序并不重要，重要的是 对形成源极/漏极扩展区128和halo区130的制程参数(例如剂量和能量)进行调节，以 在各源极/漏极扩展区128和halo区130中产生理想的导电类型和电性特征。例如，各源 极/漏极扩展区128和halo区130可以充足剂量形成，以使各区内的多数杂质浓度呈相反 的导电类型。在某些实施例中，源极/漏极132可自对准第二侧壁120。一般来说，源极/漏极 132的导电类型可与形成源极/漏极扩展区128的掺杂物的导电类型相同(例如，NMOS元 件的η型杂质和PMOS元件的ρ型杂质)。一般而言，如果需要的话，源极/漏极132的注入可采用中高剂量并且能量足以非 晶化基板102，从而允许应力记忆转移。不过，可采用更大或更小的剂量和能量，取决于所使 用的杂质和集成电路系统100的设计规格。而且，应当理解，上述参数并不限制本发明，还 可采用和/或调节其他参数以注入高掺杂和突变形式的源极/漏极132。形成第一元件106和第二元件108后，可非选择性或选择性地沉积钝化层134于 集成电路系统100的全部或部分的上方或上面。一般而言，钝化层134可包括氧化物、氮化 物或其组合。本领域的技术人员应了解，钝化层134有助于在随后的制程步骤中保护在其
9下面的元件，同时提供与随后沉积的导电材料相绝缘的效果。在集成电路系统100的一个或多个区域中，硅通孔开口 136形成为自顶部穿过钝 化层134、介电层124、隔离结构126，并伸入基板102中。在其他实施例中，硅通孔开口 136 可贯穿基板102。在其他实施例中，硅通孔开口 136在基板102的底部138形成。应当理 解，硅通孔开口 136可包括能够用于电性互连的硅通孔。一般而言，硅通孔开口 136可通过 加工和/或蚀刻形成。在这种情况下，可使用例如机械钻孔、激光烧蚀以及特定干蚀刻和湿 蚀刻制程。本领域的技术人员应了解，硅通孔开口 136的深度和直径可随集成电路系统100 的孔的类型、应用、设计规格和/或当前技术制程节点(例如45纳米、32纳米等)变化。例 如，硅通孔开口 136的深度可在约20微米至500微米之间变化，直径可在约200纳米至200 微米之间变化。一般而言，硅通孔开口 136的高宽比(aspect ratio)在约0. 3 1至大于 20 1的范围内变化。应当理解，形成硅通孔开口 136后，可对集成电路系统100执行清洗步骤，以去除 表面污染物，例如微粒、移动性离子污染物、有机物和原生氧化物(Native oxides)。在至少 一个实施例中，该清洗步骤可包括标准清洗I(SC-I)制程。图2显示图1中形成硅通孔200后的结构。硅通孔200可包括硅通孔阻挡层202 和硅通孔导体层204。一般而言，硅通孔阻挡层202可包括介电材料，以利于硅通孔导体层204与基板 102之间的电性绝缘或隔离。在至少一个实施例中，硅通孔阻挡层202可包括通过热氧化形 成的氧化层。不过应当理解，还可使用其他材料和制程。本领域的技术人员应了解，可以有 策略地设计硅通孔阻挡层202，以减少移动性离子污染物的电迁移。应当理解，硅通孔阻挡 层202可形成于图1的硅通孔开口 136中。硅通孔导体层204可沉积于硅通孔阻挡层202的上方或上面，并可包括任意导电 材料。在至少一个实施例中，硅通孔导体204可包括钨材料或铜材料。本领域的技术人员 应了解，在用硅通孔导体层204填充之前，可先沉积晶种层，以改善沉积和界面质量。一般而言，硅通孔导体层204可通过任意制程沉积，该制成能够充分填充各个硅 通孔开口 136，从而形成稳固的电性互连(例如，没有大量空洞)。应当理解，可对各硅通孔 开口 136进行过填充，以确保硅通孔开口 136的充分填充。例如，可通过化学气相沉积、物 理气相沉积或原子层沉积制程沉积硅通孔导体层204。图3显示图2中形成绝缘层300后的结构。在至少一个实施例中，绝缘层300可 形成于钝化层134的上方或上面，并可包括氧化物(例如氧化物掩膜)。不过应当理解，还 可使用其他介电材料。一般而言，绝缘层300的目的或功能是覆盖和/或保护硅通孔200 不受后续形成电性接触期间可能发生的腐蚀或污染的影响。通常，绝缘层300的厚度可随 集成电路系统100的设计规格和/或当前技术制程节点(例如45纳米、32纳米等)变动。 不过，这些参数并非限制本发明。因此，依据本实施例，绝缘层300的厚度仅限于在后续制 程步骤中保护硅通孔200的量。图4显示图3中形成接触开口 400后的结构。一般而言，各接触开口 400形成为 自顶部穿过绝缘层300、钝化层134和介电层124，以接触各主动元件的栅极110和源极/ 漏极132。值得注意的是，绝缘层300和各接触开口 400的位置避免了硅通孔200的腐蚀或
10污染。在至少一个实施例中，所形成的各接触开口 400不与硅通孔200接触。用于形成接 触开口 400的蚀刻剂和技术为现有技术，这里不作重复。应当理解，形成接触开口 400后，可对集成电路系统100执行清洗步骤，以去除表 面污染物，例如微粒、移动性离子污染物、有机物和原生氧化物。在至少一个实施例中，该清 洗步骤可包括标准清洗I(SC-I)制程。图5显示图4中形成导电层500后的结构。一般而言，导电层500可形成于集成 电路系统100的上方或上面，并可包括向电流通道提供低电阻的任意材料。在至少一个实 施例中，导电层500可包括钨型材料。在这种情况下，在形成导电层500之前，可沉积阻挡 层502，例如钛/氮化钛层，以改善附着力，降低钨材料的电迁移。不过应当理解，还可使用 其他阻挡层。在至少一个实施例中，本领域的技术人员应了解，在钨成核(nucleation)步骤期 间，可使用原位氢基等离子体处理(insituhydrogen-based plasma treatment)，以降低和 /或消除在钨/氮化钛界面的有害氟浓度。而且，本领域的技术人员应了解，降低氟浓度有 助于增加钛/氮化钛和钨制程窗口，从而在无损产出的情况下允许引入更薄的阻挡层或钨 成核层，以进一步降低接触电阻。一般而言，导电层500可通过任意制程沉积，以充分填充图4的各接触开口 400， 从而与各栅极110和源极/漏极132形成稳固的电性互连(例如没有大量空洞)。应当理 解，可对各接触开口 400进行过填充，以确保充分填充接触开口 400。在这种情况下，导电 层500可以足够的厚度形成于绝缘层300的上方或上面。例如，导电层500可通过化学气 相沉积、物理气相沉积或原子层沉积型制程沉积。图6显示图5中去除多余材料后形成的结构。一般而言，可对集成电路系统100 执行局部或全局的平坦化制程，以去除导电层500 (如图5所示)和绝缘层300 (如图5所 示)的部分。在至少一个实施例中，可通过化学机械平坦化制程去除导电层500和绝缘层 300直到到达钝化层134，以暴露硅通孔200及接触开口 400。应当理解，接触600由填充于 图4的接触开口 400中的导电层500形成。本领域的技术人员应了解，本实施例仅使用绝缘层300作为掩膜，以便能够将其 去除并缩小集成电路系统100的总体轮廓或厚度。而且，本领域的技术人员应了解，相互独立的填充操作允许硅通孔200和接触600 使用不同材料。而且，相互独立的硅通孔200和接触600的填充制程可更有助於地控制材 料填充速度。本领域的技术人员应了解，由于硅通孔200和接触600可具有不同的直径，因 此难以控制材料填充速度，以至影响填充速度。此外，硅通孔200和接触600彼此独立的填 充制程允许有清洗制程，从而避免交叉污染。值得注意的是，通过使用本实施例描述的方法、系统和/或元件，可实现硅通孔 200和接触600彼此之间的物理隔离和电性隔离。应当理解，平坦化制程后，可对集成电路系统100执行清洗步骤，以去除表面污染 物，例如微粒、移动性粒子污染物、有机物和原生氧化物。因此，形成硅通孔200之后，使用例如氧化物掩膜之绝缘层300定义接触开口 400 有助于保护硅通孔200免受污染和腐蚀。例如，在硅通孔200上形成的绝缘层300有助于 在形成接触开口 400期间保护硅通孔200免受腐蚀。而且，通过形成绝缘层300使形成硅通孔200和接触600的蚀刻制程相互分离，可降低交叉污染发生的几率。而且，通过形成绝 缘层300来分离蚀刻制程允许硅通孔200的材料不同于接触600的材料，从而允许各自结 构实现最优化。请参照图7至图18。图7至图18包括图1至图6中用于描述集成电路系统100 的附图标记和制程步骤。值得注意的是，对应这些附图标记的层、结构和制程步骤通常包括 图1至图6中描述的同样的特征(例如构成、厚度、功能、制程技术等)，因此，在图7至图 18中不再重复描述，而是将对应图1至图6中的附图标记的层、结构和制程步骤的相关描述 包含于图7至图18中同样的附图标记中。图7显示依据本发明另一实施例在初始制造阶段的集成电路系统100的局部剖视 图。集成电路系统100可包括基板102、阱104、第一元件106、第二元件108、栅极110、栅介 质112、沟道114、第一侧壁116、第一衬垫118、第二侧壁120、硅化物接触122、介电层124、 隔离结构126、源极/漏极扩展区128、halo区130、源极/漏极132、钝化层134以及硅通孔 开口 136。应当理解，基板102、阱104、第一元件106、第二元件108、栅极110、栅介质112、 沟道114、第一侧壁116、第一衬垫118、第二侧壁120、硅化物接触122、介电层124、隔离结 构126、源极/漏极扩展区128、halo区130、源极/漏极132、钝化层134以及硅通孔开口 136可包括图1所述的任意特征，例如材料组成、厚度、功能和/或制程技术。图8显示图7中形成硅通孔200后的结构。在此制造阶段，本实施例的集成电路 系统100与图2的集成电路系统100类似，并可包括硅通孔200、硅通孔阻挡层202和硅通 孔导体层204。应当理解，硅通孔200、硅通孔阻挡层202和硅通孔导体层204可包括上面 参照图2所述的任意特征，例如材料组成、厚度、功能和/或制程技术。形成硅通孔200后，可对集成电路系统100执行蚀刻或平坦化制程，以去除硅通孔 阻挡层202和硅通孔导体层204的多余材料。这样的制程如上面参照图6所述。图9显示图8中形成绝缘层300后的结构。在至少一个实施例中，绝缘层300可 形成于钝化层134的上方或上面，并可包括氮化物(例如氮化物掩膜)。不过应当理解，还 可使用其他介电材料。一般而言，绝缘层300的目的或功能是覆盖和/或保护硅通孔200 不受后续形成电性接触期间可能发生的腐蚀或污染的影响。通常，绝缘层300的厚度可随 集成电路系统100的设计规格和/或当前技术制程节点(例如45纳米、32纳米等)变动。 不过，这些参数并非限制本发明。因此，依据本实施例，绝缘层300的厚度仅限于在后续制 程步骤中保护硅通孔200的量。在至少一个实施例中，绝缘层300可用作接触对准层。在这种情况下，可在定义后 续形成的接触区域的绝缘层300的位置处形成开口 900。本领域的技术人员应了解，除传统 用于掩膜上的参考点以外，该接触对准制程还可使用硅通孔200的位置。图10显示图9中形成接触开口 400后的结构。一般而言，通过将图9所示的具有 开口 900的绝缘层300用作掩膜，各接触开口 400形成为自顶部穿过钝化层134和介电层 124，以接触各主动元件的栅极110和源极/漏极132。值得注意的是，绝缘层300和各接触 开口 400的位置避免了硅通孔200的腐蚀或污染，亦即，接触开口 400和硅通孔200彼此之 间物理隔离兼电性隔离。用于形成接触开口 400的蚀刻剂和技术为现有技术，这里不作重
复ο本领域的技术人员应了解，形成接触开口 400后，可利用现有技术去除绝缘层300，这里不作描述。而且，本领域的技术人员应了解，本实施例仅使用绝缘层300作为掩 膜，以便能够将其去除并缩小集成电路系统100的总体轮廓或厚度。应当理解，形成接触开口 400并去除绝缘层300后，可对集成电路系统100执行清 洗步骤，以去除表面污染物，例如微粒、移动性离子污染物、有机物和原生氧化物。在至少一 个实施例中，该清洗步骤可包括标准清洗I(SC-I)制程。图11显示图10中形成导电层500后的结构。一般而言，导电层500可包括上面 参照图5所述的任意特征，例如材料组成、厚度、功能和/或制程技术。不过，本实施例与图 5的实施例不同的地方在于，本实施例的导电层500形成于钝化层134的上方或上面并直接 接触硅通孔200。与图5 —样，本实施例的导电层500可通过任意制程沉积，以充分填充图 10的各接触开口 400，从而与各栅极110和源极/漏极132形成稳固的电性互连(例如没 有大量空洞)。图12显示图11中去除多余材料后形成的结构。一般而言，可对集成电路系统100 执行局部或全局的平坦化制程，以去除导电层500(如图11所示)。在至少一个实施例中， 可通过化学机械平坦化制程去除导电层500直至到达钝化层134，从而暴露硅通孔200和接 触600。应当理解，接触600由填充于图10的接触开口 400中的导电层500形成。值得注意的是，可通过采用本实施例描述的方法、系统和/或元件，实现硅通孔 200和接触600彼此之间的物理隔离和电性隔离。平坦化制程后，可对集成电路系统100执行清洗步骤，以去除表面污染物，例如微 粒、移动性粒子污染物、有机物和原生氧化物。因此，形成硅通孔200之后，使用例如氧化物掩膜之绝缘层300 (图9)定义接触开 口 400有助于保护硅通孔200免受污染和腐蚀。例如，在硅通孔200上方形成的绝缘层300 有助于在形成接触开口 400期间保护硅通孔200免受腐蚀。而且，通过形成绝缘层300使 形成硅通孔200和接触600的蚀刻制程相互分离，可降低交叉污染发生的几率。此外，通过 形成绝缘层300来分离蚀刻制程允许硅通孔200的材料不同于接触600的材料，从而允许 各自结构实现最优化。图13显示依据本发明另一实施例在初始制造阶段中的集成电路系统100的局部 剖视图。集成电路系统100可包括基板102、阱104、第一元件106、第二元件108、栅极110、 栅介质112、沟道114、第一侧壁116、第一衬垫118、第二侧壁120、硅化物接触122、介电层 124、隔离结构126、源极/漏极扩展区128、halo区130、源极/漏极132和钝化层134。应 当理解，基板102、阱104、第一元件106、第二元件108、栅极110、栅介质112、沟道114、第 一侧壁116、第一衬垫118、第二侧壁120、硅化物接触122、介电层124、隔离结构126、源极 /漏极扩展区128、halo区130、源极/漏极132和钝化层134可包括参照图1所述的任意 特征，例如材料组成、厚度、功能和/或制程技术。本实施例的集成电路系统100与图1的集成电路系统的区别在于在此制造阶段， 本实施例没有形成图1的硅通孔开口 136。在此制造阶段，本实施例的集成电路系统100在 钝化层134中形成接触开口 400。本领域的技术人员应了解，可在集成电路系统100的至少 一部分的上方或上面形成掩膜层(未图示)，并将其图案化，从而形成对准栅极110和源极 /漏极132的接触开口 400。形成接触开口 400后，可去除该掩膜并对集成电路系统100执行清洗步骤，以去除
13表面污染物，例如微粒、移动性离子污染物、有机物和原生氧化物。在至少一个实施例中，该 清洗步骤可包括标准清洗1 (SC-I)制程。图14显示图13中形成接触600后的结构。一般而言，接触600可包括向电流通 道提供低电阻的任意材料。在至少一个实施例中，接触600可包括钨型材料。在这种情况 下，在形成接触600之前，可沉积阻挡层502，例如钛/氮化钛，以改善附着力，降低钨材料的 电迁移。不过应当理解，还可使用其他阻挡层。在至少一个实施例中，本领域的技术人员应了解，在钨成核步骤期间，可使用原位 氢基等离子体处理技术，以降低和/或消除在钨/氮化钛界面的有害氟浓度。而且，本领域 的技术人员应了解，降低氟浓度有助于增加钛/氮化钛和钨制程窗口，从而在无损产出的 情况下，允许引入更薄的阻挡层或钨成核层，以进一步降低接触电阻。一般而言，接触600可通过任意制程沉积，其充分填充图13的各接触开口 400，从 而与各栅极110和源极/漏极132形成稳固的电性互连(例如没有大量空洞)。应当理解， 可对各接触开口 400进行过填充，以确保充分填充接触开口 400。例如，接触600和阻挡层 502可通过化学气相沉积、物理气相沉积或原子层沉积型制程沉积。在接触开口 400中形成阻挡层502和导电层500后，可对集成电路系统100执行 蚀刻或平坦化制程，以去除阻挡层502和导电层500的多余材料而形成接触600。这样的制 程如上面参照图6所述。图15显示图14中形成绝缘层300后的结构。在至少一个实施例中，绝缘层300 可包括氮化物(例如氮化物掩膜)。不过应当理解，还可使用其他介电材料。一般而言，绝 缘层300的目的或功能是覆盖和/或保护接触600，以使接触600不受后续形成硅通孔期 间可能发生的腐蚀或污染的影响。通常，绝缘层300的厚度可随集成电路系统100的设计 规格和/或当前技术制程节点(例如45纳米、32纳米等)变动。不过，这些参数并非限制 本发明。因此，依据本实施例，绝缘层300的厚度仅限于在后续制程步骤中保护接触600的 量。在至少一个实施例中，可图案化绝缘层300以定义硅通孔。在这种情况下，可在定 义后续形成硅通孔区域的绝缘层300位置处形成开口 900。图16显示图15中形成硅通孔开口 136后的结构。在集成电路系统100的一个或 多个区域中，硅通孔开口 136可形成为自顶部穿过钝化层134、介电层124和隔离结构126， 并伸入基板102中。在其他实施例中，硅通孔开口 136可贯穿基板102。在其他实施例中， 硅通孔开口 136可形成于基板102的底部138。应当理解，硅通孔开口 136可包括能够用于 电性互连的硅通孔。在至少一个实施例中，所形成的各硅通孔开口 136并不与接触600相 接触。一般而言，硅通孔开口 136可通过加工和/或蚀刻形成。在这种情况下，可使用例 如机械钻孔、激光烧蚀以及特定干蚀刻和湿蚀刻制程。本领域的技术人员应了解，硅通孔开口 136的深度和直径可随集成电路系统100 的孔的类型、应用、设计规格和/或当前技术制程节点(例如45纳米、32纳米等)变化。例 如，硅通孔开口 136的深度可在约20微米至500微米之间变化，直径可在约200纳米至200 微米之间变化。一般而言，硅通孔开口 136的高宽比在约0.3 1至大于20 1之间变化。形成硅通孔开口 136后，可对集成电路系统100执行清洗步骤，以去除表面污染物，例如微粒、移动性离子污染物、有机物和原生氧化物。在至少一个实施例中，该清洗步骤 可包括标准清洗1 (SC-I)制程。本领域的技术人员应了解，本实施例仅使用绝缘层300作为掩膜，以便能够将其 去除并缩小集成电路系统100的总体轮廓或厚度。图17显示图16中形成硅通孔200后的结构。硅通孔200可包括硅通孔阻挡层 202和硅通孔导体层204。一般而言，硅通孔阻挡层202可包括介电材料，以促进硅通孔导体204与基板102 之间的电性绝缘或隔离。在至少一个实施例中，硅通孔阻挡层202可包括通过热氧化形成 的氧化层。不过应当理解，还可使用其他材料和制程。本领域的技术人员应了解，可以有策 略地设计硅通孔阻挡层202，以减少移动性离子污染物的电迁移。应当理解，硅通孔阻挡层 202可形成于图16的硅通孔开口 136中。硅通孔导体层204可沉积于硅通孔阻挡层202的上方或上面，并可包括任意导电 材料。在至少一个实施例中，硅通孔导体204可包括钨材料或铜材料。本领域的技术人员 应了解，在用硅通孔导体层204填充之前，可先沉积晶种层，以改善沉积和界面质量。一般而言，硅通孔导体层204可通过任意制程沉积，该制成能够充分填充各硅通 孔开口 136，以形成稳固的电性互连(例如，没有大量空洞)。应当理解，可对各硅通孔开口 136进行过填充，以确保硅通孔开口 136的充分填充。例如，可通过化学气相沉积、物理气相 沉积或原子层沉积制程沉积硅通孔导体层204。图18显示图17中去除多余材料后形成的结构。一般而言，可对集成电路系统100 执行局部或全局的平坦化制程。在至少一个实施例中，可通过化学机械平坦化制程去除形 成于钝化层134上方的硅通孔导体层204的多余部分，直到到达钝化层134，从而暴露硅通 孔200和接触600。值得注意的是，可通过采用本实施例描述的方法、系统和/或元件，实现硅通孔 200和接触600彼此之间的物理隔离和电性隔离。平坦化制程后，可对集成电路系统100执行清洗步骤，以去除表面污染物，例如微 粒、移动性粒子污染物、有机物和原生氧化物。因此，形成接触600后，使用例如氮化物掩膜之绝缘层300 (如图16所示)定义硅 通孔开口 136有助于保护接触600免受污染和腐蚀。例如，在接触600上方形成的绝缘层 300有助于在形成硅通孔开口 136期间保护接触600免受腐蚀。而且，通过形成绝缘层300 使形成硅通孔200和接触600的蚀刻制程相互分离，可降低交叉污染发生的几率。此外，通 过形成绝缘层300来分离蚀刻制程允许硅通孔200的材料不同于接触600的材料，从而允 许各自结构实现最优化。。本领域的技术人员应了解，图1至图18的实施例所描述的硅通孔可形成于两个或 多个相互结合呈三维堆叠结构的基板/晶圆之间。而且，任意三维堆叠结构(例如堆叠晶 圆)在形成后可切割成单个堆叠式晶粒或芯片，各堆叠式晶粒或芯片内部具有多层集成电 路。图19显示依据本发明实施例集成电路系统100的制造方法1900的流程图。方法 1900包括在方块1902中，提供包括主动元件的基板；在方块1904中，形成硅通孔；在方块 1906中，在该硅通孔的上方形成绝缘层，以保护该硅通孔；在方块1908中，在形成该绝缘层
15后，形成至该主动元件的接触；以及在方块1910中，去除该绝缘层。所述方法、流程、装置、设备、产品和/或系统简单明了、经济有效、灵活多变、精 确、灵敏而有效，可适应现有元件进行简单、有效、经济的制造、应用和使用。本发明具有诸多优点。一个优点是本发明有助于在接触蚀刻期间保护硅通孔免受 腐蚀。另一个优点是本发明有助于在硅通孔蚀刻期间保护接触免受腐蚀。本发明通过形成绝缘层有助于分离硅通孔和接触的蚀刻制程，从而避免交叉污染 问题。本发明通过形成绝缘层来分离硅通孔和接触的蚀刻制程，提供了独立的硅通孔栓 塞(Plug)的形成方法。通过允许硅通孔和接触使用相互独立的材料，可使各结构分别实现 最优化。本发明的再一个重要优点是其符合降低成本、简化系统、提高性能的历史性发展 趋势。因此，本发明的上述以及其他优点提升了技术水平。尽管本文结合特定实施例描述了本发明，应当理解的是，本领域技术人员可根据 上述说明进行替换和更改。因此，所有此类替换和变更均落入权利要求范围。上述内容或 附图所示内容均为描述性质，而非限制本发明。
权利要求
一种集成电路系统的制造方法，包括提供包括主动元件的基板；在该基板中形成硅通孔；在该硅通孔上方形成绝缘层，以保护该硅通孔；形成该绝缘层后，形成至该主动元件的接触；以及去除该绝缘层。
2.如权利要求1所述的集成电路系统的制造方法，其中，形成该绝缘层的步骤还包括 形成氧化物或氮化物。
3.如权利要求1所述的集成电路系统的制造方法，其中，在该基板中形成该硅通孔的 步骤还包括使该硅通孔穿过隔离结构。
4.如权利要求1所述的集成电路系统的制造方法，还包括使该硅通孔和该接触穿过 形成于该基板和该主动元件上方的钝化层的步骤。
5.如权利要求1所述的集成电路系统的制造方法，其中，去除该绝缘层的步骤还包括 平坦化该集成电路系统，以暴露该硅通孔和该接触。
6.一种集成电路系统的制造方法，包括 提供包括主动元件的基板；形成至该主动元件的接触；在该接触上方形成绝缘层，以保护该接触；形成该绝缘层后，形成伸入该基板中的硅通孔开口 ；去除该绝缘层；以及形成硅通孔。
7.如权利要求6所述的集成电路系统的制造方法，其中，形成该绝缘层的步骤还包括 形成氮化物。
8.如权利要求6所述的集成电路系统的制造方法，其中，形成伸入该基板中的该硅通 孔开口的步骤还包括使该硅通孔开口穿过隔离结构。
9.如权利要求6所述的集成电路系统的制造方法，还包括平坦化该集成电路系统，以 暴露该硅通孔和该接触。
10.如权利要求6所述的集成电路系统的制造方法，其中，形成该绝缘层以在形成该硅 通孔开口期间防止该接触被腐蚀。
全文摘要
本发明公开一种集成电路系统的制造方法，包括提供包括主动元件的基板；在该基板中形成硅通孔；在该硅通孔上方形成绝缘层，以保护该硅通孔；形成该绝缘层后，形成至该主动元件的接触；以及去除该绝缘层。
文档编号H01L21/768GK101894793SQ201010182889
公开日2010年11月24日 申请日期2010年5月19日 优先权日2009年5月21日
发明者C·M·莱克, D·谭, J·C·拉姆, L-C·夏, P·R·叶拉汉卡, T·蒂亚姆 申请人:新加坡格罗方德半导体制造私人有限公司