专利名称：整合肖特基二极管与功率晶体管于基材的制造方法
技术领域：
本发明涉及一种功率半导体结构的制造方法，特别是关于一种整合功率晶体管与肖特基二极管(Schottky diode)于基材的制造方法。
背景技术：
在沟槽式功率半导体的应用领域中，越来越注重切换速度的表现，此特性的改善提升能明显帮助高频电路操作中的切换损失。利用肖特基二极管来改善功率半导体组件的切换损失，是一个常见的解决方法。图1为一利用肖特基二极管SDl改善金氧半晶体管Tl的切换损失的电路示意图。 如图中所示，金氧半晶体管Tl的本体二极管(bodydiode)Dl并联于肖特基二极管SD1。由于肖特基二极管SD的启动电压低于本体二极管D1。因此，当金氧半晶体管Tl的源漏极存在顺向偏压时，肖特基二极管SDl可避免本体二极管Dl被导通(turn on)。亦即，在此情况下，电流是由源极S经由肖特基二极管SDl流动至漏极D。值得注意的是，相较于本体二极管Dl由导通转变为不导通(turnoff)的过程中， 因为少数载子(minority carrier)存在而会造成时间延迟，肖特基二极管不具有少数载子，因此，可以避免时间延迟，而有助于改善切换损失。
发明内容
因此，本发明的主要目的是提供一种沟槽式功率半导体结构及其制作方法，可以利用既有的半导体制造方法，在制作沟槽式功率晶体管的同时制作肖特基二极管并联于此沟槽式功率晶体管。为达到上述目的，本发明提供一种整合功率晶体管与肖特基二极管(khottky diode)于同一基材的制造方法。此制造方法可适用于沟槽式功率晶体管与平面式功率晶体管。就沟槽式功率晶体管而言，首先，提供一第一导电型的基材。随后，形成至少一栅极多晶硅结构与一第二多晶硅结构于基材，第二多晶硅结构具有至少一部分覆盖基材的一上表面，具体包括形成至少一个第一沟槽与至少二个第二沟槽于基材。接下来，形成一介电层于第一沟槽与第二沟槽的内侧表面。然后，形成至少一栅极多晶硅结构于第一沟槽内。接下来，形成一第二多晶硅结构填入第二沟槽内，并且覆盖第二沟槽间的基材的上表面。接下来，以离子植入方式形成至少一第二导电型的本体与一第一导电型的源极掺杂区于栅极多晶硅结构与第二多晶硅结构之间。然后，形成一层间介电层于栅极多晶硅结构上，以定义一源极接触窗，并且至少裸露部分第二多晶硅结构。最后，以及去除至少部分第二多晶硅结构，以形成一肖特基接触窗裸露基材。依据本发明的一实施例，层间介电层具有一第一部分与一第二部分，其中，第一部分覆盖栅极多晶硅结构，第二部分则覆盖部分第二多晶硅结构的一上表面。第一部分与第二部分间具有一开口以定义源极接触窗。在本发明的一实施例中，源极接触窗定义于层间介电层与第二多晶硅结构间。
就平面式功率晶体管而言，依据本发明的一实施例，栅极多晶硅结构与第二多晶硅结构完全位于基材的上表面。综上，本发明所提供的制造方法有助于降低制造成本。关于本发明的优点与精神可以借助以下的发明详述及所附附图得到进一步的了解。
图1为一利用肖特基二极管改善功率晶体管的切换损失的电路示意图；图2A至图2E为本发明整合功率晶体管与肖特基二极管于同一基材的制造方法的第一实施例；图3A至图3E为本发明整合功率晶体管与肖特基二极管于同一基材的制造方法的第二实施例；图4A至图4E为本发明整合功率晶体管与肖特基二极管于同一基材的制造方法的第三实施例；图5A至图5E为本发明整合功率晶体管与肖特基二极管于同一基材的制造方法的第四实施例；图6A至图6E为本发明整合功率晶体管与肖特基二极管于同一基材的制造方法的第五实施例。主要元件附图标记说明肖特基二极管SDl金氧半晶体管Tl本体二极管Dl栅极G源极S漏极D硅基板100，200磊晶层110，210晶体管区域Al，A2肖特基二极管区域Bi，B2第一沟槽120a第二沟槽120b介电层130,230栅极多晶硅结构142，M2第二多晶硅结构144，M4，444区块 244a，244b本体 150a, 150b, 250a, 250b漂移区150c，250c源极图案层160，洸0源极掺杂区162，洸2，362
重掺杂区164，264，364，464，564层间介电层的第一部分172，272层间介电层的第二部分174，274开口 275源极接触窗176，276，376，476，576肖特基接触窗178，278，478，578源极金属层180，沘0
具体实施例方式图2A至图2E为本发明整合功率晶体管与肖特基二极管(khottkydiode)于同一基材的制造方法的第一实施例。本实施例将沟槽式功率晶体管与肖特基二极管整合于同一基材。如图2A所示，首先，提供一第一导电型的硅基板100，并且形成一第一导电型的磊晶层110于此硅基板100上，以构成此半导体结构的基材。此磊晶层110的上表面可定义出至少一晶体管区域Al与至少一肖特基二极管区域Bi，分别用以容纳沟槽式功率晶体管与肖特基二极管。随后，形成至少一个第一沟槽120a于晶体管区域Al与至少二个第二沟槽 120b于肖特基二极管区域Bl (图中以四个第二沟槽120b为例)。然后，形成一介电层130 至少覆盖第一沟槽120a与第二沟槽120b的内侧表面。其中，形成于第一沟槽120a内的介电层130即作为沟槽式功率晶体管的栅极介电层。随后，如图2B所示，沉积一多晶硅层(未图示)于磊晶层110上，并施以微影蚀刻制程，形成一栅极多晶硅结构142于第一沟槽120a内，同时形成一第二多晶硅结构144于第二沟槽120b的上方。栅极多晶硅结构142作为沟槽式功率晶体管的栅极。第二多晶硅结构144具有多个延伸部填入这些第二沟槽120b内，并且覆盖这些第二沟槽120b的磊晶层110的上表面。接下来，以第二多晶硅结构144为屏蔽，植入第二导电型掺杂于磊晶层110内。此离子植入步骤除了会在晶体管区域Al内形成本体150a环绕第一沟槽120a，也会在第一沟槽120a与第二沟槽120b之间形成本体150b。不过，因为第二多晶硅结构144的存在，在相邻第二沟槽120b之间不会形成第二导电型的本体。接下来，利用一源极光罩，形成一源极图案层160于本体150a，150b上，以定义源极的位置。然后，利用此源极图案层160与第二多晶硅结构144为屏蔽，植入第一导电型掺杂于本体150a，150b内，以形成多个源极掺杂区 162于本体150a，150b内。就本体150b而言，共有二个源极掺杂区162分别邻接于第一沟槽120a与第二沟槽120b。随后，如图2C所示，全面沉积层间介电材料(未图示)覆盖栅极多晶硅结构142、 磊晶层110与第二多晶硅结构144。然后，以微影蚀刻方式去除位于本体150a，150b上方的部分层间介电材料，以形成一层间介电层。此层间介电层具有一第一部分172与至少一第二部分174于磊晶层110上。其中，第一部分172覆盖栅极多晶硅结构142。第二部分174 完全覆盖第二多晶硅结构144的侧面，但仅覆盖第二多晶硅结构144的部分上表面。并且， 第一部分172与第二部分174间定义出源极接触窗176。随后，利用层间介电层为屏蔽，植入第二导电型掺杂于本体150a，150b内，以形成重掺杂区164于相邻二个源极掺杂区162 之间。
如图中所示，在本实施例中，层间介电层的第二部分174位于邻近于晶体管区域 Al的第二沟槽120b的上方，并且，仅覆盖位于其正下方的第二沟槽120b及其邻近区域，而不延伸至其他的第二沟槽120b。就一实施例而言，此第二部分174的宽度可以大致等同于第一部分172的宽度。其次，本实施例定义于基材上的肖特基二极管区域Bl位于二个晶体管区域Al间，此层间介电层具有二个第二部分174分别位于肖特基二极管区域Bl的相对两侧。在这两个第二部分174之间定义出一肖特基接触窗178。接下来，如图2D所示，利用层间介电层为屏蔽，以非等向性蚀刻技术，蚀刻裸露于外的磊晶层110与第二多晶硅结构144，形成源极接触窗176于本体150a，150b内，以裸露源极掺杂区162与前述重掺杂区164。此蚀刻步骤同时形成肖特基接触窗178于第二多晶硅结构144中，以裸露磊晶层110中的漂移区(drift region) 150c。一般而言，在进行此蚀刻步骤之前，可先施以一热驱入(drive-in)步骤，使重掺杂区164的范围深入磊晶层110 内，以确保在形成源极接触窗176之后，仍能保有部分重掺杂区164于源极接触窗176的底部。如图2E所示，在完成源极接触窗176与肖特基接触窗178的制作后，沉积一源极金属层180覆盖层间介电层，并且填入源极接触窗176与肖特基接触窗178，以形成肖特基二极管于肖特基接触窗178的底面。本实施例的制造方法在制造栅极多晶硅结构142的步骤中，同时制造第二多晶硅结构144于肖特基二极管区域Bi，并利用此第二多晶硅结构144，防止后续离子植入步骤在肖特基二极管区域Bl植入掺杂。此外，第二多晶硅结构144并不电连接至栅极(即栅极多晶硅结构142)，而电连接至源极(即源极掺杂区162)。此外，本实施例的制造方法在制造层间介电层的步骤中，除了形成第一部分172覆盖栅极多晶硅结构142，同时也形成第二部分174于第二多晶硅结构144上以定义肖特基接触窗178。并且利用后续蚀刻本体150a， 150b以形成源极接触窗176的步骤，同时蚀刻第二多晶硅结构144以形成肖特基接触窗 178。因此，本实施例所提供的制造方法可以直接套用至一般沟槽式晶体管的制造方法中， 而有助于降低制造成本。其次，请参照图2E所示，由于第二多晶硅结构144透过源极金属层180电连接至源极，当源极与漏极(即本体150a，150b下方的磊晶层110)间被施以逆偏压时，位于第二沟槽120b周围的空乏区(d印letionregion)的范围会扩大，而有助于提升肖特基二极管对于逆偏压的抵抗能力。相邻二个第二沟槽120b间的距离会影响第二多晶硅结构144所造成的夹止(pinch off)效果，进而影响肖特基二极管对于逆偏压的抵抗能力。就一较佳实施例而言，相邻二个第二沟槽120b的间隔距离最好是小于相邻二个第一沟槽120a的间隔距离。图3A至图3E为本发明整合功率晶体管与肖特基二极管于同一基材的制造方法的第二实施例。本实施例将平面式功率晶体管与肖特基二极管整合于同一基材。如图3A所示，首先，提供一第一导电型的硅基板200，并且形成一第一导电型的磊晶层210于此硅基板200上，以构成此半导体结构的基材。在磊晶层210的一上表面可定义出至少一晶体管区域A2与至少一肖特基二极管区域B2，分别用以容纳沟槽式功率晶体管与肖特基二极管。 随后，形成一介电层230于磊晶层210的上表面。接下来，沉积一多晶硅层(未图示)于磊晶层210上，并施以微影蚀刻制程，以形成一栅极多晶硅结构242与一第二多晶硅结构244于磊晶层210上。其中，栅极多晶硅结构242位于晶体管区域A2，以作为平面式功率晶体管的栅极。第二多晶硅结构244位于肖特基二极管区域B2。并且，此第二多晶硅结构M4由至少一个区块(图中以二个互相分离的区块244a，M4b为例)所构成。接下来，以栅极多晶硅结构242与第二多晶硅结构244 为屏蔽，植入第二导电型掺杂于磊晶层210内。此离子植入步骤除了会在栅极多晶硅结构 242与第二多晶硅结构244之间形成本体250a，也会在第二多晶硅结构M4的相邻二个区块M4a，244b间形成本体250b。接下来，如图;3B所示，利用一源极光罩，形成一源极图案层沈0于本体250a，250b 上，以定义源极的位置。随后，利用此源极图案层沈0、栅极多晶硅结构242与第二多晶硅结构244为屏蔽，植入第一导电型掺杂于磊晶层210内，以形成多个源极掺杂区262于本体 250a, 250b 内。接下来，如图3C所示，全面沉积层间介电材料(未图示)覆盖栅极多晶硅结构 M2、磊晶层210与第二多晶硅结构M4。然后，以微影蚀刻方式去除不必要的部分，以形成一层间介电层于磊晶层210上。此层间介电层具有一第一部分272与至少一第二部分274。 其中，第一部分272覆盖栅极多晶硅结构M2。第二部分274覆盖第二多晶硅结构M4。在层间介电层的第二部分274中并具有多个开口 275以裸露第二多晶硅结构244的各个区块 244a, 244b0此外，层间介电层的第一部分272与第二部分274间形成一源极接触窗276，以裸露源极掺杂区沈2。前述各个开口 275即定义肖特基接触窗的位置。随后，利用层间介电层与第二多晶硅结构244为屏蔽，植入第二导电型掺杂于本体250a，250b内，以形成重掺杂区洸4于本体250a，250b内。接下来，如图3D所示，利用层间介电层的第一部分272与第二部分274为屏蔽，以非等向性蚀刻技术蚀刻第二多晶硅结构对4，以形成至少一个肖特基接触窗278。这些肖特基接触窗278贯穿第二多晶硅结构244的各个区块244a，244b,以裸露位于各个区块244a， 244b下方的漂移区250c。最后，如图3E所示，形成一源极金属层280覆盖层间介电层，并且填入源极接触窗276与肖特基接触窗278，以形成肖特基二极管于肖特基接触窗278底值得注意的是，在蚀刻形成肖特基接触窗278的步骤中，位于层间介电层的第一部分272与第二部分274之间的磊晶层210裸露于外。这部分的磊晶层210会在形成肖特基接触窗278的步骤中同时被蚀刻，而使得源极接触窗276的底面向下延伸。为确保在经过此蚀刻步骤后，仍有部分重掺杂区264保留在源极接触窗276底部。请参照图3C与图 3D，本实施例将蚀刻形成源极接触窗276与肖特基接触窗278的步骤分为两个阶段。如图 3C所示，经过第一阶段的蚀刻步骤后，源极接触窗276的底面已经位于本体250a，250b内， 但是肖特基接触窗278的底面仍然位于第二多晶硅结构244中，尚未延伸至磊晶层210。在植入第二导电型掺杂以形成重掺杂区沈4的步骤后，如图3D所示，第二阶段的蚀刻步骤使肖特基接触窗278向下贯穿第二多晶硅结构M4，以裸露位于第二多晶硅结构244下方的漂移区250c。如前述，将蚀刻形成源极接触窗276与肖特基接触窗278的步骤分为两个阶段，可以使重掺杂区264深入本体250a，250b内，同时可以避免因为单一阶段的蚀刻深度过大而导致重掺杂区264被完全移除。图4A至图4E为本发明整合功率晶体管与肖特基二极管于同一基材的制造方法的第三实施例。本实施例将沟槽式功率晶体管与肖特基二极管整合于同一基材。请参照图 4B与4C所示，本实施例与本发明的第一实施例的主要差异在于，本实施例省略了图2B的源极图案层160，直接植入第一导电型掺杂至本体150a，150b的表面区域，以形成源极掺杂区362。此外，本实施例并非在形成层间介电层后，随即植入第二导电型掺杂以形成重掺杂区164，而是先形成源极接触窗376于本体150a，150b内以裸露源极掺杂区362，然后再植入第二导电型掺杂于本体150a，150b内，以形成重掺杂区364于源极接触窗376的底部。图5A至图5E为本发明整合功率晶体管与肖特基二极管于同一基材的制造方法的第四实施例。本实施例将沟槽式功率晶体管与肖特基二极管整合于同一基材。请参照图5B 所示，本实施例与本发明的第三实施例的主要差异在于，本实施例所制作的第二多晶硅结构444，其侧面大致对准相对应的第二沟槽120b与本体150b的交界处。此第二沟槽120b 邻近于晶体管区域Al内的第一沟槽120a。此外，如第5C图所示，本实施例的层间介电层不具有如第2C图所示的第二部分174。本实施例直接利用层间介电层的第一部分172与第二多晶硅结构444间的空间，来定义源极接触窗476。如图5C所示，本实施例的制造方法在形成层间介电层的第一部分172覆盖栅极多晶硅结构142后，直接利用层间介电层为屏蔽，蚀刻磊晶层140，以形成源极接触窗476。 随后，透过层间介电层与第二多晶硅结构444，以离子植入方式植入第二导电型掺杂至本体 150a, 150b内以形成一重掺杂区464于源极接触窗476的底部。值得注意的是，在前述蚀刻步骤中，第二多晶硅结构444会被同时削薄。为避免覆盖于磊晶层110上的第二多晶硅结构444被完全去除而裸露出磊晶层110表面，覆盖于磊晶层110上的第二多晶硅结构444 必须具有足够厚度。如图5D所示，在形成重掺杂区464于源极接触窗476的底部的步骤后，利用蚀刻方式，去除覆盖于磊晶层Iio表面的第二多晶硅结构444，以裸露出位于第二多晶硅结构 444下方的漂移区150c，亦即形成一肖特基接触窗478。此蚀刻步骤会同时移除部分的磊晶层110，而导致源极接触窗476的深度加深。为确保经过此蚀刻步骤后，仍能保有部分重掺杂区464于源极接触窗476的底部，在进行图5D的蚀刻步骤前，可先施以一热驱入步骤，使重掺杂区464深入本体150a，150b内。最后，如图5E所示，形成一源极金属层180覆盖第一层间介电结构172，并且填入源极接触窗476，以形成肖特基二极管于肖特基二极管区域 Bi。图6A至图6E为本发明整合功率晶体管与肖特基二极管于同一基材的制造方法的第五实施例。本实施例将平面式功率晶体管与肖特基二极管整合于同一基材。请参照图6C 所示，本实施例与本发明的第二实施例的主要差异在于，本实施例的层间介电层并不具有如图3C所示的第二部分274，并且，本实施例是直接利用层间介电层的第一部分272与第二多晶硅结构244来定义源极接触窗576的位置。如图6C所示，在形成层间介电层的第一部分272覆盖栅极多晶硅结构242后，随即利用层间介电层为屏蔽，蚀刻磊晶层210以形成源极接触窗576于层间介电层与第二多晶硅结构244之间。值得注意的是，在此蚀刻步骤中，裸露于外的第二多晶硅结构244会被同时削薄。为了避免第二多晶硅结构244被完全去除而导致磊晶层210裸露于外，第二多晶硅结构244必须具有足够的厚度。在形成源极接触窗576之后，随即植入第二导电型掺杂于本体250a，250b内，以形成重掺杂区564于源极接触窗576的底部。接下来，施以热驱入步骤，使重掺杂区564深入本体250a，250b内。然后，如图6D所示，利用蚀刻方式，移除覆盖于磊晶层210上的第二多晶硅结构M4，以裸露位于第二多晶硅结构244下方的漂移区250c，亦即形成一肖特基接触窗578。最后，如图6E所示，形成一源极金属层280覆盖第一层间介电结构272，并且填入源极接触窗576与肖特基接触窗578。 但是，以上所述仅为本发明的较佳实施例而已，不能以此限定本发明实施的范围， 即凡依本发明权利要求及发明说明书内容所作的简单的等效变化与修改，皆仍属本发明涵盖的范围内。另外本发明的任一实施例或权利要求不须达到本发明所揭示的全部目的或优点或特点。此外，摘要部分和发明名称仅是用来辅助专利文件搜寻之用，并非用来限制本发明的保护范围。
权利要求
1.一种整合肖特基二极管与功率晶体管于基材的制造方法，其特征在于，包括下列步骤提供一第一导电型的基材；形成至少一栅极多晶硅结构与一第二多晶硅结构于该基材，该第二多晶硅结构具有至少一部分覆盖该基材的一上表面；以离子植入方式形成至少一第二导电型的本体与一第一导电型的源极掺杂区于该栅极多晶硅结构与该第二多晶硅结构之间；形成一层间介电层于该栅极多晶硅结构上，以定义一源极接触窗，并且至少裸露部分该第二多晶硅结构；以及去除至少部分该第二多晶硅结构，以形成一肖特基接触窗裸露该基材。
2.如权利要求1所述的制造方法，其特征在于，形成该栅极多晶硅结构与该第二多晶硅结构于该基材的步骤包括形成至少一个第一沟槽与至少二个第二沟槽于该基材；形成一介电层于该第一沟槽与所述多个第二沟槽的内侧表面；形成该栅极多晶硅结构于该第一沟槽内；以及形成该第二多晶硅结构填入所述多个第二沟槽内，并且覆盖所述多个第二沟槽间的该基材的该上表面。
3.如权利要求2所述的制造方法，其特征在于，该第二沟槽的数量大于或等于三个。
4.如权利要求2所述的制造方法，其特征在于，形成该源极掺杂区的步骤包括形成一光阻图案与该本体上，以定义至少二个源极掺杂区分别邻接该第一沟槽与该第二沟槽。
5.如权利要求2所述的制造方法，其特征在于，该层间介电层具有一第一部分与一第二部分，该第一部分是覆盖该栅极多晶硅结构，该第二部分是覆盖部分该第二多晶硅结构的一上表面，该第一部分与该第二部分间具有一开口以定义该源极接触窗。
6.如权利要求1所述的制造方法，其特征在于，定义出该源极接触窗的步骤后，更包括透过该源极接触窗植入一第二导电型的掺杂，以形成一重掺杂区于该本体内。
7.如权利要求5所述的制造方法，其特征在于，该第二部分是大致对准相对应的该第二沟槽。
8.如权利要求5所述的制造方法，其特征在于，该源极接触窗是在形成该肖特基接触窗的步骤中，同时形成于该本体内。
9.如权利要求5所述的制造方法，其特征在于，该源极接触窗是在形成该肖特基接触窗的步骤前，以蚀刻方式形成于该本体内。
10.如权利要求2所述的制造方法，其特征在于，该第二多晶硅结构的一侧面是大致对准该第二沟槽与该本体的交界处。
11.如权利要求2所述的制造方法，其特征在于，该源极接触窗是定义于该层间介电层与该第二多晶硅结构间。
12.如权利要求1所述的制造方法，其特征在于，该栅极多晶硅结构与该第二多晶硅结构是以同一道步骤制作出来。
13.如权利要求1所述的制造方法，其特征在于，该栅极多晶硅结构与该第二多晶硅结构是完全位于该基材的该上表面上。
14.如权利要求1所述的制造方法，其特征在于，形成该层间介电层的步骤后，更包括透过该层间介电层蚀刻该本体，以形成该源极接触窗。
15.如权利要求13所述的制造方法，其特征在于，形成该肖特基接触窗的步骤，是以非等向性蚀刻技术，完全去除该第二多晶硅结构。
全文摘要
一种整合肖特基二极管与功率晶体管于基材的制造方法；首先提供一基材，此基材的上表面定义有一晶体管区域与一肖特基二极管区域；随后，形成至少一个第一沟槽于晶体管区域与至少二个第二沟槽于肖特基二极管区域；接下来，形成一栅极多晶硅结构于第一沟槽内，并且，形成一第二多晶硅结构填入这些第二沟槽内，并且至少覆盖位于这些第二沟槽间的肖特基二极管区域；接下来，依序形成本体与源极掺杂区于第一沟槽与第二沟槽之间；然后，形成一层间介电结构覆盖栅极多晶硅结构与部分的第二多晶硅结构，以定义出一源极接触窗于本体上，并且定义出一肖特基接触窗于第二多晶硅结构上；最后，形成一源极金属层填入源极接触窗与肖特基接触窗。
文档编号H01L21/768GK102263059SQ20101018675
公开日2011年11月30日 申请日期2010年5月25日 优先权日2010年5月25日
发明者涂高维 申请人:科轩微电子股份有限公司