专利名称：具有垂直双极注入器的dram存储器单元的制作方法
技术领域：
本发明涉及的技术领域是半导体器件，本发明特别涉及包括多个存储器单元的存 储器器件。本发明更特别的涉及由具有浮体的场效应晶体管FET形成的存储器单元以及包 括多个这种存储器单元的存储器阵列。
背景技术：
图1显示传统的浮体DRAM(动态随机存取存储器)存储器单元的剖视图。传统的浮体DRAM单元形成在包括硅薄膜3的绝缘体上硅(SOI)衬底中，硅薄膜3 通过埋入氧化物层(BOX) 2与基衬底1分开。浮体4、源极区5和漏极区6形成在BOX 2上 的薄膜3中。栅极介电层7和栅极电极8顺序设置在浮体4上方。漏极区6连接到位线 BL，源极区5连接到源极线(source line) SL，栅极电极8连接到字线(wordlineWL。浮体通过BOX、栅极介电层、源极区和漏极区电绝缘。由于绝缘，浮体可以存储电 荷。在晶体管中的数据写入操作中，浮体利用碰撞电离现象来存储电荷，这修改了晶 体管的阈值电压。这样，在数据读取操作中，流过晶体管的源极和漏极之间的电流量取决于 存储在浮体中的电荷量。为了能够执行逻辑1状态写入操作(在下文中该操作被称为“WRITE 1”)，大约为 施加到栅极电极的额定电源电压VDD的2. 5倍的较高电压必须被施加到位线BL。该高电压 除了可能损坏单元以外，还可能破坏附近的存储器单元的操作。产生该高电压还需要专用 的电路来作为电荷泵。在文献US 2004/0108532中描述了一种用于减小浮体DRAM存储器单元所占据的 表面积的技术。该文献提出通过连接浮体水平FET晶体管和适于将电荷注入浮体中的水平 双极型晶体管来制造存储器单元。从而增大浮体的较低的存储电容。横向于FET晶体管特别设置水平双极型晶体管，其中双极型晶体管的发射极(作 为注入器，injector)形成在与双极型晶体管具有相反导电性的衬底中，双极型晶体管的基 极由衬底形成，双极型晶体管的集电极作为FET晶体管的浮体。通过这种结构，存储器单元的表面积被减小到大约10F2。但是，在这种结构中，发 射极和基极占用表面积，从而本领域技术人员仍希望进一步减小存储器单元的表面积。此外，该存储器单元的缺点是难以准确地控制作为双极型晶体管的基极的衬底的 电压。此外，由于注入器由两个相邻的存储器单元共享，因此存在这些相邻单元之间出现干 扰的风险。因此可以理解，根据文献US 2004/0108532的存储器单元并不完全令人满意，仍 需要弥补现有技术中的上述缺陷。
发明内容
本发明的目的是提出一种具有减小的表面积的改进的存储器单元。为此，根据第 一方面，本发明提出一种存储器单元，包括具有源极、漏极和位于源极和漏极之间的浮体的FET晶体管，可以被控制为将电荷注入FET晶体管的浮体中的注入器(injector)，所述注入器 包括双极型晶体管，所述双极型晶体管具有发射极、基极和由FET晶体管的浮体形成的集 电极，所述单元的特征在于，双极型晶体管的发射极被设置为FET晶体管的源极作为双 极型晶体管的基极。该存储器单元的一些优选的非限制的方面如下所述FET晶体管是水平的，发射极被设置为发射极/源极组件形成垂直堆叠；发射极连接到在单元的表面下方延伸的注入线；发射极结合到源极中；发射极设置在源极的底部区域中；源极包括强掺杂中心区和围绕所述中心区的弱掺杂边缘区，发射极设置在源极的 边缘区中，在源极的中心区下方；发射极设置在源极的顶部区域中；源极包括弱掺杂顶部区域和设置在顶部区域下的强掺杂底部区域，发射极结合在 顶部区域中；源极的底部区域设置在埋入绝缘层下方，并通过延伸穿过绝缘层的连接通道连接 到源极的顶部区域；发射极设置在源极下方；发射极设置埋入绝缘层下方，并通过延伸穿过绝缘层的连接通道连接到源极；FET晶体管还包括凹入在浮体中并通过介电层与浮体绝缘的栅极电极；发射极包括导电性与源极的导电性相反的掺杂半导体材料；所述单元制造在绝缘体上半导体衬底上；FET晶体管形成在井(well)中，井制造在体衬底的顶部中。根据另一方面，本发明涉及一种存储器单元，包括具有源极、漏极和位于源极和漏极之间的浮体的FET晶体管，可以被控制为将电荷注入FET晶体管的浮体中的注入器(injector)，所述注入器包 括双极型晶体管，所述双极型晶体管具有发射极、基极和由FET晶体管的浮体形成的集电极，所述单元的特征在于，发射极连接到在单元的表面下方延伸的注入线。根据另一方面，本发明涉及包括多个根据本发明的第一方面的存储器单元的存储 器阵列。特别地，存储器阵列可以包括耦合到沿着阵列的列的每个存储器单元的源极的源 极线，以及平行于源极线的耦合到沿着所述列的每个存储器单元的发射极的注入线。根据再一方面，本发明涉及一种编程存储器单元的方法，所述存储器单元包括具 有浮体的水平FET晶体管和可以被控制为将电荷注入FET晶体管的浮体中的注入器，其特 征在于，通过向FET晶体管的栅极施加额定写入电压，通过向FET晶体管的漏极施加小于或等于额定写入电压的电压以及通过向注入器施加正电压来编程逻辑1状态。在单元读取操作中，还可以向FET晶体管的栅极施加额定写入电压的一部分。
通过阅读以非限制示例以及参考附图给出的本发明的优选实施例的以下详细描 述，本发明的其他方面、目的和优点将更明显，其中如前所述，图1显示传统的浮体DRAM单元；图加显示根据本发明的第一方面的一个可能实施例的存储器单元的剖视图；图2b显示利用图加的存储器单元的存储器阵列的可能拓扑；图2c显示等效于图加的存储器单元的电路图；图3a显示根据本发明的可能实施例的在绝缘体上半导体衬底上使用部分耗尽的 FET晶体管的存储器单元；图北显示根据本发明的可能实施例的在体衬底上使用FET晶体管的存储器单 元；图3c显示根据本发明的存储器单元的另一个可能实施例，其中注入线埋入绝缘 层下方；图3d显示根据本发明的存储器单元的另一个可能实施例，其中源极线埋入绝缘 层下方；图!Be显示利用图3d的存储器单元的存储器阵列的可能拓扑；图如和4b分别显示基于等效电路图的在传统的DRAM单元和根据本发明的DRAM 单元中编程逻辑0状态的操作；图fe和恥分别显示基于等效电路图的在传统的DRAM单元和根据本发明的DRAM 单元中编程逻辑1状态的操作；图6a和6b分别显示基于等效电路图的存储在传统的DRAM单元和根据本发明的 DRAM单元中读取逻辑状态的操作；图7a和7b分别显示基于等效电路图的存储在传统的DRAM单元和根据本发明的 DRAM单元中保持逻辑状态的操作；图8显示利用根据本发明的存储器单元的存储器阵列的另一个可能拓扑。
具体实施例方式参考图2a，显示了根据本发明的第一方面的优选实施例的存储器单元的剖视图。 该单元包括FET晶体管，FET晶体管具有源极S、漏极D和源极与漏极之间的浮体FB，以及 被控制为将电荷注入FET晶体管的浮体FB中的注入器(injector)。在这种情况下，存储器单元制造在绝缘体上半导体衬底上，优选地是绝缘体 上硅SOI衬底。漏极D和源极S优选地接触埋入氧化物层BOX，从而FET晶体管完全耗尽。两个相邻的存储器单元(沿着在图加的平面中延伸的存储器阵列的行；垂直于图 加的平面延伸的存储器阵列的列)之间可以共享源极S。这种共享可以减小存储器单元占 据的表面积。
但是如图3a和北可见，本发明并不限于完全耗尽的存储器单元，还扩展到部分耗 尽的上的存储器单元(图3a)和体衬底上的存储器单元(图北)。在图3a和北的情况下，通过现有技术中已知的方式，需要沿着存储器单元的行隔 离单元，以便产生浮体效应。在图3a的情况下，通常通过横向隔离沿深度方向从衬底表面延伸到BOX的沟槽13 来实现上述隔离(根据浅沟槽隔离STI技术)。在图北的情况下，通常通过以下方式来实现上述隔离横向隔离沿深度方向从衬 底表面延伸的沟槽14，以及隔离体衬底的顶部中产生的并被沟槽14划界的井(well) 15中 的存储器单元。FET晶体管位于半导体井15中，其导电性与通道相同，从而可以将其与衬底 隔离。井还可以设置在具有相反导电性(opposite conductivity)的衬底的层16中。返回图加，注入器包括具有发射极15、基极和由FET晶体管的浮体FB形成的集电 极的双极型晶体管。在本发明的上下文中，双极型晶体管的发射极15被设置为FET晶体管的源极S作 为双极型晶体管的基极。应注意，控制作为双极型晶体管的基极的源极的电压比控制作为 文献US 2004/0108532中描述的存储器单元的双极型晶体管的基极的衬底的电压更容易。FET晶体管是水平晶体管，双极型晶体管的发射极特别设置为面对FET晶体管的 源极，从而发射极/源极组合形成垂直堆叠。在优选实施例中，发射极连接到在存储器单元的表面下方延伸的注入线，从而不 占用表面积。双极型晶体管的发射极15特别可以结合在FET晶体管的源极中。根据图加所示 的第一变化实施例，发射极15结合到源极21和22的底部区域中。根据图3d所示的第二 变化实施例，发射极35结合到源极31和32的顶部区域中。参考图2a，源极通常以已知方式包括强掺杂中心区21 (例如N+)和环绕中心区的 弱掺杂边缘区22 (例如N-)。强掺杂中心区21的主要目的是保证与源极线SL的接触，而弱 掺杂边缘区22主要便于FET晶体管的操作。因此，在本发明的上下文中，使用弱掺杂区22 作为双极型晶体管的基极。在该变化例的上下文中，发射极15被设置为位于源极的中心区21下方，同时与源 极的边缘区22接触并通过源极的边缘22与浮体FB隔离。在这种情况下，发射极整体结合 在中心区21和边缘区22之间的源极电极中。在存储器单元由完全耗尽的制成的情况下(见图加)，与存储器单元由部分 耗尽的图3a)或者体衬底上的存储器单元(图3b)制成的情况不同，BOX有助于隔 离发射极15和浮体。应注意，漏极D也可以具有强掺杂中心区11 (例如N+)和环绕中心区的弱掺杂边 缘区12(例如N-)。通过现有技术中已知的方式，漏极D连接到位线BL。位线BL可以沿着存储器阵列 的行延伸，与沿着该行设置的每个存储器单元的漏极接触。如图2b可见，源极S连接到源极线SL。源极线SL通常垂直于位线BL延伸，与沿 着存储器阵列的列设置的每个存储器单元的源极(通常是源极的强掺杂区)接触。在图加和2b的情况下，因此源极线SL直接在衬底的表面下方延伸。
此外，在图加和2b的情况下，在两个相邻单元之间共享源极，一根源极线SL可用 于两个存储器单元的源极编址(address)。发射极15连接到平行于源极线SL延伸的注入线IL，从而对沿着存储器阵列的列 设置的存储器单元编址(address)。通过以上描述可以理解，在图加的情况下，注入线IL设置在源极线SL下方。因 此注入线IL的这种特别紧凑的结构不占用任何表面区域。图2b显示根据本发明的存储器阵列的拓扑，其中两个相邻单元之间共享源极线 SL。这种结构更为紧凑。根据图2b的拓扑，在开发独立存储器的情况下，存储器单元的表面积可以被减小 到大约4F2。虽然该单元并不是对干扰完全不敏感，但是干扰的水平低，而且在任何情况下 均低于传统的存储器单元中出现的干扰水平。在嵌入存储器的情况下，如果晶体管的要求较高(需要设置隔离件以避免交叉励 磁现象)，晶体管占据的表面积较大。则获得的存储器单元的表面积在15F2到18F2的数量 级。但是，其具有对干扰完全不敏感的优点。图8显示了另一种可能的拓扑，其紧凑性较差但是对干扰完全不敏感。在这种拓 扑中，字线WL控制共享公共源极线SL的两个相邻的物理行。这种特别结构消除了大部分的 源极相互干扰，因为位于双字线WL上的单元全被使用，而且可以合理地推断写入电路比干 扰更强。另一方面，彼此上下设置的两个单元必须强制连接到两条不同的位线BLl和BL2， 否则在访问WL的过程中它们的信息可能混合。这直接影响单元的表面积，因为必须足够 宽以便容纳彼此并排的两根金属线。虽然对于独立存储器而言通常禁止彼此并排的两根金 属线，但是在另一方面，在嵌入存储器的情况下，其非常合理地将单元的表面积限制在大约 4F*4F = 16F2。如图加所示，FET晶体管还具有位于浮体上方、存储器阵列的表面上并且通过介 电层与浮体绝缘的栅极电极。栅极电极连接到通常沿着存储器阵列的列延伸的字线WL。根据未显示的另一个实施例，栅极电极在浮体中凹入，并且通过介电层与浮体绝 缘。由此定义了 RCAT(凹槽阵列晶体管)型晶体管。图2c是等效于根据本发明的第一方面的存储器单元的电路图。在图中，FET晶体 管(在本例中是N型晶体管)的附图标记是9，双极型晶体管(在本例中是PNP型晶体管) 的附图标记是10。如上所述，连接到源极线SL的FET晶体管9的源极作为双极型晶体管 10的基极，而FET晶体管9的浮体作为双极型晶体管10的集电极。参考图3d，其显示了另一个变化实施例，发射极35结合在源极31和32的顶部区 域中。在该变化例的上下文中，源极S包括弱掺杂顶部区域32和设置在顶部区域下方的 强掺杂底部区域31，发射极35结合在顶部区域32中。如图3d所示，源极的底部区域31特别设置在衬底中的埋入绝缘层下方，例如对于 SeOI衬底的情况是BOX层，同时通过延伸穿过绝缘层的连接通道33连接到源极的顶部区域 32。源极的强掺杂底部区域31 (在所述示例中是N+掺杂)特别设置在绝缘层下方的 具有相反导电性的衬底区域(在所述实例中是P-区域)36中。
在该变化例的上下文中，埋入源极线SL;其特别可以直接埋入绝缘层BOX下方，如 图3d所示。双极型晶体管的发射极35连接到直接在衬底的表面下延伸并因此更容易接近 (access)的注入线IL(代替传统单元的源极线而设置该注入线IL)。此外，在该变化例中， 源极和发射极的垂直堆叠具有注入线不占用表面积的特别效果。图3e显示利用图3d的存储器单元的存储器阵列的可能拓扑。在该拓扑中，源极 线SL沿着存储器阵列的列平行于注入线IL延伸，同时埋入注入线下方，BOX层下。在该变 化实施例中，容易接近注入线IL。图3c显示另一个可能实施例，其中通过在源极21和22下方设置发射极25而获 得源极和发射极的垂直堆叠。应注意，该实施例对应于图3d的变化例，其中发射极和源极 的强掺杂区域简单互换。实际上，在其他实施例中，发射极25(P+)埋入绝缘层下具有相反导电性(在本例 中是N-)的衬底区域沈中，并通过延伸穿过绝缘层的连接通道23连接到源极的边缘区域 22。通常，源极线SL直接在衬底表面下延伸，而注入线IL在BOX层下平行于源极线SL 延伸。因此，注入线IL不占用任何表面积。根据本发明说明书的以上描述，注入线优选地利用掺杂的半导体材料制成。在图 中所示的FET晶体管是N型(P型浮体)的例子中，掺杂半导体材料是衬底材料的P型掺杂 (特别地，P+掺杂)。可以理解，本发明不限于N型FET晶体管，还可以扩展到P型FET晶 体管(N型浮体)的情况。通过使用CMOS技术中常用的技术，制造衬底掺杂从而制造注入线IL，注入线IL不 需要金属化从而可以避免金属配线。图4a-4b，5a-5b，6a_6b和7a_7b显示图加的等效电路图，以便比较图1所示的传 统类型的存储器单元(图^、5a、6a和7a)与根据本发明的存储器单元(图4b、5b、6b和 7b)的不同编程、读取和保持(hold)操作。在各个附图中图如和4b显示用于编程逻辑0状态的WRITE 0操作，图^1和5b显示用于编程逻辑1状态的WRITE 1操作，图6a和6b显示用于读取逻辑状态的READ操作，图7a和7b显示用于保持逻辑状态的HOLD操作。下表显示控制这些单元并执行这些不同操作而必须施加到不同的线上的电压示 例。表1图1的存储器单元
BLWLSLWRITE 12. 5VDDVDDOVWRITE 0-0.25VDDVDDOV
权利要求
1.一种存储器单元，包括具有连接到源极线(SL)的源极(S)、连接到位线(BL)的漏极⑶和位于源极和漏极之 间的浮体(FB)的水平FET晶体管，被控制为将电荷注入FET晶体管的浮体中的注入器，所述注入器包括双极型晶体管， 所述双极型晶体管具有连接到注入线的发射极(15，25，3幻、基极和由FET晶体管的浮体形 成的集电极，所述单元的特征在于，双极型晶体管的发射极被设置为发射极/源极组件形成垂直堆 叠，FET晶体管的源极作为双极型晶体管的基极。
2.根据权利要求1所述的存储器单元，其中注入线在存储器单元的表面下方延伸。
3.根据权利要求1或2所述的存储器单元，其中发射极(15,3 结合到源极中。
4.根据权利要求3所述的存储器单元，其中发射极(1 设置在源极的底部区域中。
5.根据权利要求4所述的存储器单元，其中源极包括强掺杂中心区和围绕所述中 心区的弱掺杂边缘区(22)，其中发射极(1 设置在源极0 的边缘区中，在源极的中心区 (21)下方。
6.根据权利要求3所述的存储器单元，其中发射极(3 设置在源极的顶部区域中。
7.根据权利要求6所述的存储器单元，其中源极包括弱掺杂顶部区域(3 和设置在顶 部区域下的强掺杂底部区域(31)，以及其中发射极结合在顶部区域中。
8.根据权利要求7所述的存储器单元，其中源极的底部区域(31)设置在埋入绝缘层 (BOX)下方，并通过延伸穿过绝缘层的连接通道(33)连接到源极的顶部区域(32)。
9.根据权利要求1或2所述的存储器单元，其中发射极0 设置在源极下方。
10.根据权利要求9所述的存储器单元，其中发射极0 设置埋入绝缘层(BOX)下方， 并通过延伸穿过绝缘层的连接通道03)连接到源极01，22)。
11.根据权利要求1至10中任一项所述的存储器单元，其中FET晶体管还包括凹入在 浮体中并通过介电层与浮体绝缘的栅极电极。
12.根据权利要求1至11中任一项所述的存储器单元，其中发射极包括导电性与源极 的导电性相反的掺杂半导体材料。
13.根据权利要求1至12中任一项所述的存储器单元，制造在绝缘体上半导体衬底上。
14.根据权利要求1至12中任一项所述的存储器单元，其中FET晶体管形成在制造在 体衬底的顶部中的井中。
15.一种存储器单元，包括具有源极、漏极和位于源极和漏极之间的浮体的FET晶体管，被控制为将电荷注FET晶体管的浮体中的注入器，所述注入器包括双极型晶体管，所 述双极型晶体管具有发射极、基极和由FET晶体管的浮体形成的集电极，所述单元的特征在于，发射极连接到在存储器单元的表面下方延伸的注入线。
16.一种包括多个根据权利要求1至15中任一项所述的存储器单元的存储器阵列。
17.根据权利要求16所述的存储器阵列，包括耦合到沿着阵列的列的每个存储器单元 的源极的源极线(SL)，以及平行于源极线的耦合到沿着所述列的每个存储器单元的发射极 的注入线(IL)。
18.—种控制根据权利要求1至15中任一项所述的存储器单元的方法，其特征在于，通过向FET晶体管的栅极施加额定写入电压，通过向FET晶体管的漏极施加小于或等于额定 写入电压的电压以及通过向注入器施加正电压来编程逻辑1状态。
19.根据权利要求17所述的方法，其中在单元读取操作中，向FET晶体管的栅极施加额 定写入电压的一部分。
全文摘要
本发明涉及一种具有垂直双极注入器的DRAM存储器单元，包括具有源极(S)、漏极(D)和位于源极和漏极之间的浮体(FB)的FET晶体管，被控制为将电荷注入FET晶体管的浮体中的注入器，所述注入器包括双极型晶体管，所述双极型晶体管具有发射极、基极和由FET晶体管的浮体形成的集电极，所述单元的特征在于，双极型晶体管的发射极被设置为FET晶体管的源极作为双极型晶体管的基极。本发明还涉及包括多个根据本发明的第一方面的存储器单元的存储器阵列，以及控制这种存储器单元的方法。
文档编号H01L27/12GK102130128SQ20101052191
公开日2011年7月20日 申请日期2010年10月25日 优先权日2010年1月14日
发明者C·马聚, R·费朗特 申请人:S.O.I.Tec绝缘体上硅技术公司