专利名称：层叠配线基板的制作方法
技术领域：
本发明涉及内插式(interposer)基板等的层叠配线基板。
背景技术：
近年来，在电子装置或光装置中，进行了将多个元件混合(hybrid)连接而构筑更高功能的装置的尝试。尤其是在将具有不同功能的元件彼此(例如光半导体元件与电子电路元件)电连接而成的混合装置的情况下，由于元件间电极垫的数量或位置不同，因此会利用内插式基板等的层叠配线基板。专利文献1中记载有将多个陶瓷基板层叠而成的层叠配线基板。陶瓷基板具有例如与树脂类的基板相比线膨胀系数小、可通过研磨等平坦化等的各种优点，形成贯通电极的技术也已经确立，另一方面，因为形成小间距(Pitch)的配线图案较为困难，因此，不适
合小型化。因此，从除了线膨胀系数小、平坦度高之外也可以形成小间距的配线图案的观点出发，研究将硅基板应用于层叠配线基板的技术。专利文献2、3中记载有使由具有厚度份的深度的环状槽(沟槽(trench))包围的部分为电气通路部的硅基板。专利文献专利文献1 日本特开2005-136^6号公报专利文献2 日本特表2006-521022号公报专利文献3 日本特表2008-541473号公报
发明内容
发明所要解决的问题但是，即使将专利文献2、3所记载的硅基板应用于层叠配线基板，由于各层的硅基板的电气通路部为配线，因此无法将电极垫的数量或位置不同的元件彼此电连接。因此，本发明的课题在于提供一种可使用硅基板将电极垫的数量或位置不同的元件彼此电连接的层叠配线基板。解决问题的技术手段为了解决上述问题，本发明所涉及的层叠配线基板的特征在于，具备低电阻硅基板，其包含由具有厚度份的深度的环状槽包围的电气通路部；第1绝缘层，其层叠于低电阻硅基板的一方侧的主面，以在厚度方向上贯通的第1开口对应于电气通路部的方式形成； 以及第1高电阻硅基板，其层叠于第1绝缘层的一方侧的主面，以具有厚度份的深度的第1 凹部对应于第1开口的方式形成；低电阻硅基板具有规定的比电阻，第1高电阻硅基板具有比规定的比电阻高的比电阻；在第1高电阻硅基板的一方侧的主面及第1凹部的内面上，经由第1绝缘膜而设置有第1配线膜，第1配线膜经由第1开口与电气通路部电连接。在该层叠配线基板中，具有规定的比电阻的低电阻硅基板与具有比该规定的比电阻高的比电阻的第1高电阻硅基板夹着第1绝缘层而层叠于其另一方侧与一方侧。而且，在低电阻硅基板上，设置有由环状槽包围的电气通路部，在第1高电阻硅基板的一方侧的主面及第1凹部的内面上，经由第1绝缘层的第1开口与电气通路部电连接的第1配线膜经由第1绝缘膜而设置。这样，在第1高电阻硅基板设置有第1配线膜，因此，在层叠配线基板的一方侧与另一方侧，可将电极垫的数量或位置不同的元件彼此电连接。再者，优选为第1凹部从第1高电阻硅基板的厚度方向观察时，以第1凹部的另一方侧的端部包含于电气通路部的一方侧的端面的方式形成。根据该构成，由于由第1凹部的另一方侧的端部的周围部分支撑电气通路部，因此，机械强度提高。另外，优选为第1凹部以从第1高电阻硅基板的另一方侧的主面向一方侧的主面逐渐扩展的方式形成。根据该构成，由于易于将第1配线膜形成于第1凹部的内面，因此可防止在第1凹部内的断线等，可使电气通路部与第1配线膜的电连接可靠化。此时，优选为第1凹部从第1高电阻硅基板的厚度方向观察时，以第1凹部的一方侧的端部包含于电气通路部的一方侧的端面的方式形成。根据该构成，从另一方侧向一方侧逐渐扩展的第1凹部的内面整体包含于电气通路部的一方侧的端面。由此，由第1凹部整体的周围部分支撑电气通路部，因此，机械强度提高。另外，优选，环状槽内成为空隙。根据该构成，在电气通路部与其周围部之间，可抑制电气容量的增加且可谋求电绝缘性。另外，电极膜也可以设置于电气通路部的另一方侧的端面。在此情况下，由于可以将具有不同功能的元件安装于第1高电阻硅基板的一方侧的主面及低电阻硅基板的另一方侧的主面，因此装置整体的薄型化成为可能。或者，也可以还具备第2绝缘层，其层叠于低电阻硅基板的另一方侧的主面，以在厚度方向上贯通的第2开口对应于电气通路部的方式形成；以及第2高电阻硅基板，其层叠于第2绝缘层的另一方侧的主面，以具有厚度份的深度的第2凹部对应于第2开口的方式形成；第2高电阻硅基板具有比规定的比电阻高的比电阻，在第2高电阻硅基板的另一方侧的主面及第2凹部的内面上，也可以经由第2绝缘膜而设置有第2配线膜，第2配线膜经由第2开口与电气通路部电连接。在此情况下，由于可以将具有不同功能的元件安装于第1 高电阻硅基板的一方侧的主面和第2高电阻硅基板的另一方侧的主面，因此可安装电极垫的数量或位置不同的元件，另外，可在装置中确保规定的厚度以提高机械强度。发明的效果根据本发明，可使用硅基板将电极垫的数量或位置不同的元件彼此电连接。
图1是具备本发明所涉及的层叠配线基板的装置的第1实施方式的平面图。图2是沿着图1的装置的II-II线的剖面图。图3是图1的装置的下面图。图4是图1的层叠配线基板的平面图。图5是沿着图4的层叠配线基板的V-V线的剖面图。图6是图4的层叠配线基板的下面图。图7是图4的层叠配线基板的每个制造工序的剖面图。图8是图4的层叠配线基板的每个制造工序的剖面图。
4
图9是本发明所涉及的层叠配线基板的第2实施方式的剖面图。符号的说明1、10…层叠配线基板、2…低电阻硅基板、2a···表面(另一方侧的主面)、沘…背面 (一方侧的主面)、3…绝缘层(第1绝缘层)、；3b…背面(一方侧的主面)、4…高电阻硅基板(第1高电阻硅基板)、4b…背面(一方侧的主面)、5···环状槽、6…电气通路部、6a···端面 (另一方侧的端面)、6b…端面(一方侧的端面)、7…电极膜、8…开口(第1开口)、11…凹部(第1凹部)、lla···内面、12···绝缘膜(第1绝缘膜)、13…配线膜(第1配线膜)、14… 绝缘层(第2绝缘层)、Ha…表面(另一方侧的主面)、15…高电阻硅基板(第2高电阻硅基板)、lfe…表面(另一方侧的主面)、16…开口(第2开口)、17…凹部(第2凹部)、 17a…内面、19···绝缘膜(第2绝缘膜)、21…配线膜(第2配线膜)。
具体实施例方式以下，参照附图，对本发明的优选的实施方式进行详细的说明。还有，在各图中，对于相同或者相当部分附加相同符号，省略重复的说明。[第1实施方式]图1是具备本发明所涉及的层叠配线基板的装置的第1实施方式的平面图。图2 是沿着图1的装置的II-II线的剖面图。图3是图1的装置的下面图。如图1 3所示， 装置D在作为内插式(interposer)基板的矩形板状的层叠配线基板1的表面侧(另一方侧)及背面侧(一方侧)分别安装有矩形板状的光半导体元件20及电子电路元件30而构成。光半导体元件20是多通道光元件(此处为4X4通道的阵列受光元件)，电子电路元件30是放大器阵列等的处理IC。在光半导体元件20的受光部尺寸比较大的情况下， 电子电路元件30的尺寸比光半导体元件20的尺寸小。若将制造工序复杂的电子电路元件 30增大至必要以上，则成本上的缺点变大，因此，将光半导体元件20与电子电路元件30经由可变换间距的层叠配线基板1而混合连接。图4是图1的层叠配线基板的平面图。图5是沿着图4的层叠配线基板的V-V线的剖面图。图6是图4的层叠配线基板的下面图。如图4 6所示，层叠配线基板1具备低电阻硅基板2、层叠于低电阻硅基板2的背面(一方侧的主面)2b的绝缘层(第1绝缘层)3、 层叠于绝缘层3的背面(一方侧的主面) 的高电阻硅基板(第1高电阻硅基板)4。S卩，层叠配线基板1成为低电阻硅基板2与高电阻硅基板4经由绝缘层3而连接的SOI (Silicon On Insulator 绝缘层上硅)基板。还有，低电阻硅基板2具有规定的比电阻(例如0. 01 Ω · cm)，高电阻硅基板4具有比规定的比电阻高的比电阻(例如3kQ ·_)。另外，绝缘层3是由氧化硅等构成的氧化膜。低电阻硅基板2包含由具有其厚度份的深度的圆环状的环状槽5包围的圆柱状的电气通路部6。环状槽5具有从低电阻硅基板2的表面加至背面2b的深度，使其底面成为绝缘层3的表面3a。电气通路部6以与光半导体元件20的阳极电极垫20a及共同阴极电极垫20b(参照图1、2)对应的方式(即以在厚度方向上相对的方式)，除了 4X4的配置之外还设置于中央。各电气通路部6通过由硅深蚀刻形成的环状槽5进行划定，由环状槽5内的空气(也可以填充有其它的电绝缘材料)谋求电绝缘性。 在各电气通路部6的表面侧的端面6a，设置有由Cr/Pt/Au等的金属构成的电极膜 7。电极膜7利用由电阻加热、电子束进行的蒸镀法、溅镀、电镀等而成膜于电气通路部6的端面6a，与电气通路部6欧姆连接。在各电极膜7上，经由焊料凸块40而连接有光半导体元件20的阳极电极垫20a及共同阴极电极垫20b (参照图1、2)。在绝缘层3，在其厚度方向上贯通的开口(第1开口)8以对应于低电阻硅基板2 的各电气通路部6的方式(即以在厚度方向上相对的方式)形成。从绝缘层3的厚度方向观察时，各开口 8以包含于所对应的电气通路部6的背面侧的端面6b的方式形成。在各开口 8内，成膜有由Cr/Pt/Au等的金属构成的导电膜9，与电气通路部6欧姆连接。在高电阻硅基板4上，具有其厚度份的深度的凹部(第1凹部)11以对应于绝缘层3的各开口 8的方式(即以在厚度方向上相对的方式)形成。凹部11具有从高电阻硅基板4的背面4b至表面如的深度，使其底面成为绝缘层3的背面北。各凹部11以从高电阻硅基板4的表面如向背面4b逐渐扩展的方式(换言之，以从高电阻硅基板4的背面4b向表面如逐渐变窄的方式)由湿蚀刻等形成。更详细而言，各凹部11从高电阻硅基板4的厚度方向观察时，以凹部11的背面侧的端部(开口部)包含于所对应的电气通路部6的端面6b的方式形成为四角锥台状。由此，从高电阻硅基板4的厚度方向观察时，凹部11的表面侧的端部(底部)当然也包含于电气通路部6的端面6b。 还有，从绝缘层3的厚度方向观察时，绝缘层3的开口 8不仅包含于所对应的电气通路部6 的端面6b，也包含于所对应的凹部11的表面侧的端部(底部)。在高电阻硅基板4的背面4b及凹部11的内面Ila上，经由作为由氧化硅或氮化硅等构成的氧化膜或氮化膜的绝缘膜(第1绝缘膜)12，设置有由Cr/Pt/Au等的金属构成的配线膜(第1配线膜)13。绝缘膜12在凹部11的表面侧的端部(底部)被除去，配线膜13在其除去部与导电膜9连接。由此，配线膜13经由绝缘层3的开口 8而与低电阻硅基板2的电气通路部6电连接。在高电阻硅基板4的背面4b上图案形成的配线膜13具有垫部13a，其以与电子电路元件30的端子电极垫30a (参照图2、；3)对应的方式(即以在厚度方向上相对的方式)设置；外部界面(interface)部13b，其作为电源供给用或信号输入输出用而与外部电连接；以及配线部13c，其使垫部13a、外部界面部1 及凹部11内的配线膜13的一部分相互连接。而且，在各垫部13a，经由焊料凸块40而连接有电子电路元件30的端子电极垫 30a(参照图2、3)。在配线膜13的各配线间，因为高电阻硅基板4自身具有高的比电阻，因此即使在交流下也可维持高阻抗。还有，一般地，用CZ(Cz0ChralSki，柴氏)法制造的硅晶圆难以高电阻化(低杂质浓度化)，因此对于高电阻硅基板4，优选使用用FZ (浮区)法制造的硅晶圆。在CZ法中，使硅晶圆的比电阻为数100Ω 是有限度的，而在FZ法中，可使硅晶圆的比电阻为数 kQ 以上。对于低电阻硅基板2，杂质浓度的偏差小，也优选使用用FZ法制造的硅晶圆， 但由于电气通路部6无法成为这样微细的尺寸，因此也可以使用用CZ法制造的硅晶圆。另外，高电阻硅基板4的厚度，由于能够使各电极间小间距化，以及能够使各电极间的电阻值更高等，因此，优选为较薄。但是，过薄时强度上变脆弱，因此高电阻硅基板4的厚度可以为数10 100 μ m左右，若不是高频率用途则也可以为200μπι或300μπι。
另外，低电阻硅基板2的厚度由与所要求的电阻值的关系决定。在比电阻 0.01 Ω - cm的低电阻硅基板2上形成直径100 μ m的电气通路部6时，成为127 Ω /cm。此时，若低电阻硅基板2的厚度为500 μ m，则电气通路部6的电阻值成为约6 Ω，若低电阻硅基板2的厚度为100 μ m，则电气通路部6的电阻值成为1.3Ω。在有必要进一步降低电气通路部6的电阻值时，例如也可以将电气通路部6的尺寸增大为直径200 μ m那样。此时， 若低电阻硅基板2的厚度为100 μ m,则电气通路部6的电阻值成为0. 3 Ω。如以上说明的那样，在层叠配线基板1中，具有规定的比电阻的低电阻硅基板2与具有高于该规定的比电阻的高比电阻的高电阻硅基板4夹着绝缘层3而层叠于其表面3a 与背面3b。而且，在低电阻硅基板2上，设置有由环状槽5包围的电气通路部6，在高电阻硅基板4的背面4b及凹部11的内面Ila上，设置有经由绝缘层3的开口 8而与电气通路部6电连接的配线膜13。这样，由于在高电阻硅基板4上设置有配线膜13，因此可在层叠配线基板1的表面侧与背面侧，将电极垫的数量或位置不同的光半导体元件20与电子电路元件30电连接。还有，通过组合低电阻硅基板2与高电阻硅基板4，从而即使高电阻硅基板4薄型化，也可确保机械强度，处理上也变得容易。另外，无需在表面侧及背面侧的两者上经由绝缘膜而设置配线膜，从而可使构造简化。再者，高电阻硅基板4的凹部11以从高电阻硅基板4的表面如向背面4b逐渐扩展的方式形成。由此，易于将配线膜13形成于凹部11的内面11a，因此可防止在凹部11内的断线等，可使低电阻硅基板2的电气通路部6与配线膜13的电连接可靠化。另外，各凹部11从高电阻硅基板4的厚度方向观察时，以凹部11的背面侧的端部 (开口部)包含于所对应的电气通路部6的端面6b的方式形成。由于凹部11以从高电阻硅基板4的表面如向背面4b逐渐扩展的方式形成，因此从高电阻硅基板4的厚度方向观察时，凹部11的表面侧的端部(底部)也包含于电气通路部6的端面6b。由此，由凹部11 整体的周围部分支撑电气通路部6，因此机械强度提高。另外，包围电气通路部6的环状槽5内成为空隙。由此，在电气通路部6与其周围部之间，可抑制电气容量的增加且可谋求电绝缘性。还有，对于机械强度，由于利用光半导体元件20的安装而被强化，因此不会特别成为问题。另外，在低电阻硅基板2的电气通路部6的表面侧的端面6a，设置有电极膜7。由此，可在高电阻硅基板4的背面4b与低电阻硅基板2的表面加上安装具有不同功能的光半导体元件20及电子电路元件30，因此，装置D整体的薄型化成为可能。接着，针对层叠配线基板1的制造方法，参照图7、8进行说明。还有，在以下的制造工序中，通常以硅晶圆单位实施，各个层叠配线基板1可由切割硅晶圆而获得。首先，如图7(a)所示，准备将低电阻硅基板2与高电阻硅基板4经由绝缘层3而连接的SOI基板。若有可能，为了进行欧姆连接，优选对低电阻硅基板2的表面加及背面 2b进行离子注入。接着，在低电阻硅基板2的表面加及高电阻硅基板4的背面4b上成膜氮化硅膜41，将该氮化硅膜41作为掩膜，形成凹部11。若使用KOH或TMAH等的碱液进行湿蚀刻，则绝缘层3成为阻止层。还有，在高电阻硅基板4的表面如及背面4b的面方位为(100)时，通常，OF (定向平面)面的面方位成为(110)，但若将四角锥台状的凹部11的开口部的各边设定为相对
7于OF平行及垂直，则通过湿蚀刻，凹部11的内面的面方位变成(111)，凹部11的内面相对于高电阻硅基板4的表面如成为54. V的倾斜面。接着凹部11的形成，如图7 (b)所示，除去氮化硅膜41，利用热氧化或CVD法，在高电阻硅基板4的背面4b及凹部11的内面Ila形成绝缘膜12。利用热氧化形成绝缘膜12 时，也会在低电阻硅基板2的表面加上成膜氧化膜，但由于该氧化膜不需要，因此，用干蚀刻除去。接着，如图7(c)所示，使用喷涂机，在高电阻硅基板4的背面4b及凹部11的内面 Ila上成膜抗蚀剂掩模42，利用干蚀刻，在绝缘层3上形成开口 8。在为了欧姆连接而需要离子注入时，在该阶段中，对低电阻硅基板2的表面加进行离子注入，并且经由开口 8而对低电阻硅基板2的背面2b进行离子注入。接着，如图8(a)所示，除去抗蚀剂掩模42，在低电阻硅基板2的表面2a、绝缘层3 的开口 8内、以及绝缘膜12上利用蒸镀而形成金属膜。然后，通过使用抗蚀剂掩模的湿蚀刻或剥离，在低电阻硅基板2的表面加形成电极膜7，并且在高电阻硅基板4的背面4b及凹部11的内面Ila上，经由绝缘膜12而形成配线膜13。在为了金属的合金化或欧姆连接而需要退火的情况下，在该阶段进行实施。接着，如图8 (b)所示，在低电阻硅基板2的表面加上形成抗蚀剂掩模43，利用 DRIE (Deep Reactive Ion Kching 深反应式离子蚀刻)，在低电阻硅基板2上形成环状槽 5，划定电气通路部6。最后，除去抗蚀剂掩模43，完成层叠配线基板1。[第2实施方式]图9是本发明所涉及的层叠配线基板的第2实施方式的剖面图。如图9所示，层叠配线基板10除了上述的层叠配线基板1的构成之外，还具备绝缘层(第2绝缘层)14，其层叠于低电阻硅基板2的表面(另一方侧的主面)2a ；以及高电阻硅基板(第2高电阻硅基板)15，其层叠于绝缘层14的表面(另一方侧的主面)14a。高电阻硅基板15具有比低电阻硅基板2所具有的规定的比电阻高的比电阻(例如3k Ω · cm)。在绝缘层14上，与绝缘层3相同，以对应于低电阻硅基板2的各电气通路部6的方式(即以在厚度方向上相对的方式)形成贯通于其厚度方向的开口(第2开口)16。另夕卜，在高电阻硅基板15上，与高电阻硅基板4相同，以对应于绝缘层14的各开口 16的方式 (即，以在厚度方向上相对的方式)形成具有其厚度份的深度的凹部(第2凹部)17。在绝缘层14的开口 16内，与导电膜9相同，设置有导电膜18。另外，在高电阻硅基板15的表面1 及凹部17的内面17a上，与绝缘膜12及配线膜13相同，经由绝缘膜 (第2绝缘膜)19而设置有配线膜(第2配线膜)21。配线膜21经由绝缘层14的开口 16 内的导电膜18而与低电阻硅基板2的电气通路部6电连接。根据如上构成的层叠配线基板10，可在高电阻硅基板4的背面4b与高电阻硅基板 15的表面1 上安装具有不同功能的元件，因此可安装电极垫的数量或位置不同的元件。 另外，可在装置D中确保规定的厚度以提高机械强度。还有，层叠配线基板10如下所述制造。即，准备2块上述的层叠配线基板1，通过连接其低电阻硅基板2的表面加彼此而得到。低电阻硅基板2的表面加彼此的连接，可以在电气通路部6的表面侧的端面6a设置电极膜7，利用焊料等接合电极膜7彼此，也可以不在电气通路部6的端面6a设置电极膜7，而利用表面活性化接合接合低电阻硅基板2的表面加彼此。此时，例如若对低电阻硅基板2使用直径6英寸的硅晶圆，则由于其标准厚度为625 μ m,因此可使层叠配线基板1的厚度为Imm以上。但是，高电阻硅基板4、15的凹部11、17的开口部的尺寸依赖于高电阻硅基板4、 15的厚度。例如高电阻硅基板4、15的厚度为200 μ m，凹部11、17的内面相对于高电阻硅基板4的表面如为7°的倾斜面时，因倾斜而引起的扩展在两侧各为140 μ m,因此若将凹部11、17的底部的各边的长度设定为50 μ m,则凹部的开口部的各边的长度变成330 μ m。 因此，即使凹部11、17紧密排列，凹部11、17的最小间距也为约400 μ m。因此，在分别安装于表面侧及背面侧的元件的电极垫的间距低于400 μ m时，在表面侧及背面侧分别设置有配线膜13、21的层叠配线基板10是有利的。本发明并不限于上述的实施方式。例如，第1实施方式中，高电阻硅基板4的凹部11也可以不以从高电阻硅基板4 的表面如向背面4b逐渐扩展的方式形成。在此情况下，从高电阻硅基板4的厚度方向观察时，若凹部11的表面侧的端部(底部)包含于低电阻硅基板2的电气通路部6的背面侧的端面6b，则由于利用凹部11的表面侧的端部(底部)的周围部分支撑电气通路部6，因此，机械强度也会提高。另外，相对于低电阻硅基板2的背面2b的绝缘层3的层叠、相对于绝缘层3的背面北的高电阻硅基板4的层叠、相对于低电阻硅基板2的表面加的绝缘层14的层叠、相对于绝缘层14的表面1 的高电阻硅基板15的层叠等，也可以不直接地进行，而是经由几个层而间接地进行。产业上的可利用性根据本发明，可使用硅基板将电极垫的数量或位置不同的元件彼此电连接。
权利要求
1.一种层叠配线基板，其特征在于， 具备低电阻硅基板，其包含由具有厚度份的深度的环状槽包围的电气通路部； 第1绝缘层，其层叠于所述低电阻硅基板的一方侧的主面，以在厚度方向上贯通的第1 开口对应于所述电气通路部的方式形成；以及第1高电阻硅基板，其层叠于所述第1绝缘层的一方侧的主面，以具有厚度份的深度的第1凹部对应于所述第1开口的方式形成，所述低电阻硅基板具有规定的比电阻，所述第1高电阻硅基板具有比所述规定的比电阻高的比电阻，在所述第1高电阻硅基板的一方侧的主面及所述第1凹部的内面上，经由第1绝缘膜而设置有第1配线膜，所述第1配线膜经由所述第1开口与所述电气通路部电连接。
2.如权利要求1所述的层叠配线基板，其特征在于，从所述第1高电阻硅基板的厚度方向观察时，所述第1凹部以所述第1凹部的另一方侧的端部包含于所述电气通路部的一方侧的端面的方式形成。
3.如权利要求1所述的层叠配线基板，其特征在于，所述第1凹部以从所述第1高电阻硅基板的另一方侧的主面向一方侧的主面逐渐扩展的方式形成。
4.如权利要求3所述的层叠配线基板，其特征在于，从所述第1高电阻硅基板的厚度方向观察时，所述第1凹部以所述第1凹部的一方侧的端部包含于所述电气通路部的一方侧的端面的方式形成。
5.如权利要求1所述的层叠配线基板，其特征在于， 所述环状槽内成为空隙。
6.如权利要求1所述的层叠配线基板，其特征在于， 在所述电气通路部的另一方侧的端面上设置有电极膜。
7.如权利要求1所述的层叠配线基板，其特征在于， 还具备第2绝缘层，其层叠于所述低电阻硅基板的另一方侧的主面，以在厚度方向上贯通的第2开口对应于所述电气通路部的方式形成；以及第2高电阻硅基板，其层叠于所述第2绝缘层的另一方侧的主面，以具有厚度份的深度的第2凹部对应于所述第2开口的方式形成，所述第2高电阻硅基板具有比所述规定的比电阻高的比电阻， 在所述第2高电阻硅基板的另一方侧的主面及所述第2凹部的内面上，经由第2绝缘膜而设置有第2配线膜，所述第2配线膜经由所述第2开口与所述电气通路部电连接。
全文摘要
层叠配线基板(1)中，具有规定的比电阻的低电阻硅基板(2)与具有比该规定的比电阻高的比电阻的高电阻硅基板(4)夹着绝缘层(3)而层叠。在低电阻硅基板(2)上，设置有由环状槽(5)包围的电气通路部(6)，在高电阻硅基板(4)的背面(4b)及凹部(11)的内面(11a)上，设置有经由绝缘层(3)的开口(8)而与电气通路部(6)电连接的配线膜(13)。这样，由于在高电阻硅基板(4)设置有配线膜(13)，因此，在层叠配线基板(1)的表面侧与背面侧，可将电极垫的数量或位置不同的光半导体元件(20)与电子电路元件(30)电连接。
文档编号H01L25/18GK102460687SQ20108002680
公开日2012年5月16日 申请日期2010年6月3日 优先权日2009年6月17日
发明者藁科祯久 申请人:浜松光子学株式会社