专利名称：微电子封装及其制造方法
技术领域：
一般来说，本发明的公开实施例涉及微电子器件的封装，更具体来说，涉及高密度微电子封装内的电气线路的分布。
背景技术：
集成电路管芯和其它微电子器件通常封闭在封装内，其中除了别的功能之外，封装还使得能够在管芯与插口、主板或另一下一级组件之间进行电连接。随着管芯尺寸的缩小以及互连密度的增大，这些电连接必须进行缩放以便与通常在管芯处发现的较小间距以及通常在下一级组件处发现的较大间距匹配。微电子封装内的互连缩放的现有方法是使用单个高密度互连(HDI)衬底来处理从管芯凸块间距(其中，典型的间距值可以是150微米(micron或μπι))到系统板级间距(其中，典型的间距值可以是IOOOymJP 10毫米(mm))的间隙变换。这种方法导致非常细的线路、间隔和通路设计规则以使得能够进行管芯路径设计，并导致非常大的衬底主体大小以便以系统板级间距对接。
通过结合图中的各个附图阅读以下详细描述，将能更好地理解公开的实施例，附图中图1是根据本发明一个实施例的微电子封装的平面图；图2是根据本发明一个实施例的图1中的微电子封装的横截面图；图3是示出根据本发明一个实施例用于制造微电子封装的方法的流程图；以及图4是示出根据本发明另一个实施例用于制造微电子封装的方法的流程图。为了简单且清楚地说明，附图示出一般的构造方式，并且可省略对公知的特征和技术的描述和细节以免不必要地使对本发明的描述的实施例的论述晦涩难懂。另外，附图中的元件不一定按比例绘制。例如，图中的一些元件的尺寸可能相对于其它元件有所夸大以便有助于改善对本发明的实施例的理解。不同图中的相同附图标记表示相同的元件，而类似的附图标记可以但不一定表示类似的元件。本描述和权利要求中的术语“第一”、“第二”、“第三”、“第四”等(如果有的话)用于区分类似元件，但不一定用于描述特定顺序或时间次序。将了解，在合适的情况下，如此使用的术语可互换，以使得本文描述的本发明的实施例能够例如按照不同于本文示出或以其它方式描述的顺序的顺序操作。类似地，如果本文将方法描述为包括一系列步骤，那么本文介绍的这些步骤的次序不一定是执行这些步骤的唯一次序，并且所陈述的某些步骤可能可以省略和/或本文没有描述的某些其它步骤可能可以添加到该方法中。此外，术语“包括”、“包含”、“具有”及其任何变化要涵盖非排他性包含，以使得包括一列要素的过程、方法、物品或设备不一定局限于那些要素，而是可以包括这些过程、方法、物品或设备中没有明确列出或其固有的其它要素。
本描述和权利要求中的术语“左”、“右”、“前”、“后”、“顶”、“底”、“上”、“下”等(如
果有的话)用于描述的目的，而不一定用于描述永久的相对位置。将了解，在合适的情况下，如此使用的术语可互换，以使得本文描述的本发明的实施例能够例如按照不同于本文所示或以其它方式描述的定向的其它定向操作。本文所用的术语“耦合”定义为以电或非电的方式直接或间接连接。本文描述为彼此“相邻”的对象可以彼此物理接触，彼此紧贴，或者位于彼此相同的一般区域或区中，这视使用该短语的上下文而定。本文出现短语“在一个实施例中”时不一定都指相同的实施例。
具体实施例方式在本发明的一个实施例中，一种微电子封装包括具有第一表面区域的第一衬底和具有第二表面区域的第二衬底。第一衬底包括在其第一表面处具有第一间距的第一组互连和在其第二表面处具有第二间距的第二组互连。第二衬底利用第二组互连耦合到第一衬底，并包括具有第三间距的第三组互连以及利用微通路彼此连接的第一和第二内部导电层。第一间距小于第二间距，第二间距小于第三间距，并且第一表面区域小于第二表面区域。上文提到，现有微电子封装解决方案采用HDI衬底来处理(handle)从管芯凸块间距到系统板级间距的间隙变换(space transformation) 0 HDI衬底的成本结构很大程度上由实现最小-并且实现起来更昂贵-的设计规则所需的技术决定。但是，只有在管芯阴影下方的区域中以及离管芯边缘前几毫米的信号路径中才真正需要这些最小设计规则。因此，在现有方法中，成本受到仅占衬底总面积的约20%的要求的推动。本发明的实施例涉及HDI衬底和HDI印刷电路板(PCB)技术的组合，由此导致对于中央处理单元(CPU)和芯片组封装等有用的封装解决方案，该解决方案比上文描述的现有封装解决方案具有大得多的成本效益。为了实现此，本发明的实施例将间隙变换分为两级，每一级具有根本不同的成本结构。通过利用HDI PCB设计规则和材料制造的第一衬底来处理系统级接口。通过利用更加具有限制性的管芯级设计规则和材料制造的第二衬底来处理管芯级接口，第二衬底的大小限制为支持HDI PCB衬底级的互连所需的最小值。由于管芯级设计规则的成本比PCB设计规则的成本超出十倍或更大倍的因子，所以本发明的实施例得到比现有技术显著小的成本结构。本发明的实施例可在高端服务器CPU或图形处理单元(GPU)封装技术环境中在成本节省和其它因素方面实现尤其显著的价值。这些技术领域需要非常大的形状因子和层计数以满足产品要求，从而在现有封装工艺下导致非常昂贵的HDI衬底。通过如下文详细描述地那样将封装间隙变换分到两个衬底上，可实现总的更低的成本结构。在本发明的某些实施例中，制造第一和第二衬底，并将其彼此附连，然后在最终封装中附连管芯。这允许放弃掉(yield out)衬底层和其它地方中的缺陷，而不会浪费好的管芯，从而降低成本并增加效率。另外，管芯和衬底制造可并行进行，由此减少吞吐时间。现在参考附图，图1是根据本发明一个实施例的微电子封装100的平面图，图2是其横截面图。如图1和图2所示，微电子封装100包括微电子管芯110、衬底120和衬底130。衬底120包括具有表面区域125的表面121、与表面121相对的表面222、在表面121处具有间距227的一组互连226以及在表面222处具有间距229的一组互连228。衬底130包
5括具有表面区域135的表面131、与表面131相对的表面232、具有间距237的一组互连236以及经由微通路240彼此连接的内部导电层233和234。间距227小于间距229，间距229小于间距237，并且表面区域125小于表面区域135。因此，衬底120具有允许以典型的受控崩塌芯片连接(C4)间距到管芯110的连接的细的线路、间隔和通路设计规则。衬底120将来自管芯110的输入/输出(10)、电源和接地凸块重新分布到足够粗以安装在由衬底130表示的HDI PCB衬底上的更大间距。如所描述的，除了在一侧上以特定间距与衬底120对接之外，衬底130还在另一侧上以更大的间距与插口或主板等对接。根据本发明的实施例，衬底120和130的组合(该组合可称为衬底组合件)可用作CPU或芯片组封装中的“衬底”。应注意，根据术语“微通路”的传统用途，微通路240是仅穿过衬底130内的两个相邻层之间的连接。这将它与穿过衬底层的整个堆叠的镀通孔即PTH加以区分。管芯110利用互连2 耦合到衬底120，而衬底130利用互连2 耦合到衬底120。互连2 可经由插口或类似组件(未示出)将微电子封装100与主板等(也未示出)连接。插口连接可以是任何合适的类型，包括引脚栅格阵列(PGA)、连接盘栅格阵列(LGA)、球栅阵列(BGA)。互连2 是形成从管芯110出来的第一级连接的互连，传统上将它们称为第一级互连即FLI。类似地，互连236是将管芯封装附连到主板或类似组件的互连，传统上将它们称为第二级互连即SLI。互连2 表示新互连级，因为它们形成到不是现有微电子封装的一部分的组件(衬底120)的连接。遵照已经适当地用于第一级和第二级互连的命名方案，本文提出用短语“中间级互连”(“MLI”)作为互连228的名称。微电子器件的制造商所面临的挑战是开发对于大管芯能够以细的凸块间距实现高产组装工艺的工艺。采用的一种工艺是热压接接合(TCB)。TCB工艺将得益于具有柔性衬底(例如，无核衬底)而不是厚的刚性衬底。因此，在一个实施例中，衬底120是不具有PTH或其它通孔而是通过微通路来连接所有层的无核衬底。另一方面，对具有集成调压器等的衬底组合件的需要可规定衬底120要有核。因此，在所示实施例中，衬底120包括核225。在某些实施例中，微电子封装100还包括位于衬底120和衬底130的至少一个中的集成无源器件M5。在所示实施例中，集成无源器件245位于衬底130中。作为一个实例，集成无源器件245可用作全集成调压器等中的组件。在其中衬底120是有核衬底的一些实施例中，核本身的厚度不大于400微米。在相同或其它实施例中，如图2所示，衬底120包括直径不大于200 μ m的多个通孔251。在相同或其它实施例中，如图1所示，衬底120包含厚度均不大于15微米且彼此间隔不大于15微米的间隙153的导电迹线152(图中只示出两条)。在相同或另一实施例中，衬底130包含厚度均不大于75微米且彼此间隔不大于75微米的间隙163的导电迹线162(图中只示出两条)。图3是示出根据本发明一个实施例用于制造微电子封装的方法300的流程图。作为一个实例，方法300可导致形成与在图1中首先示出的微电子封装100类似、但不包括管芯110的微电子封装。方法300的步骤310是提供第一衬底。作为一个实例，第一衬底可以与在图1中首先示出的衬底120类似。因此，在一个实例中，第一衬底具有第一表面区域，并且包括在其第一表面处具有第一间距的第一组互连和在其第二表面处具有第二间距的第二组互连，并且第一间距小于第二间距。方法300的步骤320是将第一衬底附连到第二衬底以形成衬底组合件，其中第二衬底具有利用微通路彼此连接的第一和第二内部导电层。作为一个实例，衬底组合件可表示与第一衬底和第二衬底类似的衬底的组合。作为另一个实例，微通路可以与图2中示出的微通路240类似。作为另一个实例，第二衬底可以与在图1中首先示出的衬底130类似。因此，在一个实施例中，第二衬底具有第二表面区域，利用第二组互连耦合到第一衬底，并包括具有第三间距的第三组互连。在该实施例中，第二间距小于第三间距，并且第一表面区域小于第二表面区域。如上文所提到的，在本发明的某些实施例中，衬底120是无核衬底。在那些实施例中的至少一些实施例中，并且在其中衬底120相对较薄和/或较柔性的其它实施例中，可能很难在不对衬底造成损坏的情况下处理衬底。这可表示无核(及其它)封装组装工艺存在显著的挑战。如步骤320中所描述地那样将衬底120预先附连到衬底130便解决了刚度问题，并且允许使用现有的组装和测试方法。步骤320可利用标准倒装芯片或BGA组装技术来执行。方法300的可选步骤330是加固衬底组合件。作为一个实例，可选步骤330可包括在衬底组合件中添加底部填充材料或角胶等。方法300的步骤340是对衬底组合件执行测试以获得测试结果。注意，该步骤在管芯附连之前进行，从而导致如本文其它地方所描述的成本节省和其它优点。方法300的步骤350是当且仅当测试结果满足预定条件时将管芯附连到衬底组合件。作为一个实例，预定条件可以是测试操作的有利或通过的结果。图4是示出根据本发明一个实施例用于制造微电子封装的方法400的流程图。作为一个实例，方法400可导致形成与在图1中首先示出的微电子封装100类似且包括管芯110的微电子封装。方法400的步骤410是提供管芯。作为一个实例，管芯可以与在图1中首先示出的管芯110类似。方法400的步骤420是将管芯附连到第一衬底以形成管芯组合件。作为一个实例，第一衬底可以与在图1中首先示出的衬底120类似。因此，在一个实例中，第一衬底具有第一表面区域，并且包括在其第一表面处具有第一间距的第一组互连和在其第二表面处具有第二间距的第二组互连，并且第一间距小于第二间距。作为另一个实例，管芯组合件可以与管芯和第一衬底的组合类似。方法400的可选步骤430是加固管芯组合件。作为一个实例，可选步骤430可包括在管芯组合件中添加底部填充材料或角胶等。方法400的步骤440是对管芯组合件执行测试以获得测试结果。方法400的步骤450是当且仅当测试结果满足预定条件时将管芯组合件附连到第二衬底，第二衬底具有利用微通路彼此连接的第一和第二内部导电层。作为一个实例，微通路可以与图2中示出的微通路240类似。如同方法300，作为一个实例，预定条件可以是测试操作的有利或通过的结果。作为一个实例，第二衬底可以与在图1中首先示出的衬底230类似。因此，在一个实施例中，第二衬底具有第二表面区域，利用第二组互连耦合到第一衬底，并且包括具有第三间距的第三组互连。在该实施例中，第二间距小于第三间距，并且第一表面区域小于第二表面区域。尽管参考特定实施例描述了本发明，但本领域技术人员将了解，在不偏离本发明的精神或范围的情况下，可进行各种改变。因此，本发明的实施例的公开是要说明本发明的范围而不是要限制。本发明的范围应当仅限于随附权利要求所规定的范围。例如，对于本领域技术人员来说，将容易地明白，可在各种各样的实施例中实现本文论述的微电子封装与有关结构和方法，并且以上对这些实施例中的某些实施例的论述不一定表示对所有可能的实施例的完整描述。另外，关于特定实施例描述了益处、其它优点和问题的解决方案。但是不应将这些益处、优点、问题的解决方案以及可造成出现任何益处、优点或解决方案或使其变得更加显著的任何一个或多个要素解释为是任何或所有权利要求的关键、必需或基本的特征或要
ο此外，如果本文公开的实施例和/或限制(1)没有在权利要求中明确要求保护；并且(2)根据等同原则，是或者潜在是权利要求中的明确要素和/或限制的等效物，那么根据贡献原则，这些实施例和限制都不贡献给公众。
权利要求
1.一种微电子封装，包括具有第一表面区域的第一衬底，所述第一衬底包括在其第一表面处具有第一间距的第一组互连和在其第二表面处具有第二间距的第二组互连；以及具有第二表面区域的第二衬底，所述第二衬底利用所述第二组互连耦合到所述第一衬底，并包括具有第三间距的第三组互连；以及利用微通路彼此连接的第一和第二内部导电层，其中所述第一间距小于所述第二间距；所述第二间距小于所述第三间距；并且所述第一表面区域小于所述第二表面区域。
2.如权利要求1所述的微电子封装，其中所述第一衬底包含多个直径不大于200微米的通孔；并且所述第一衬底包含第一和第二导电迹线，所述第一和第二导电迹线的厚度均不大于15微米并且彼此间隔不大于15微米的间隙。
3.如权利要求1所述的微电子封装，其中所述第二衬底包含第一和第二导电迹线，所述第一和第二导电迹线的厚度均不大于75微米并且彼此间隔不大于75微米的间隙。
4.如权利要求1所述的微电子封装，还包括位于所述第一衬底和所述第二衬底至少一个中的集成无源器件。
5.如权利要求1所述的微电子封装，其中所述第一衬底是无核衬底。
6.如权利要求1所述的微电子封装，其中所述第一衬底包括厚度不大于400微米的核。
7.一种微电子封装，包括微电子管芯；具有第一表面区域的第一衬底，所述第一衬底包括在其第一表面处具有第一间距的第一组互连和在其第二表面处具有第二间距的第二组互连；以及具有第二表面区域的第二衬底，所述第二衬底利用所述第二组互连耦合到所述第一衬底，并包括具有第三间距的第三组互连；以及利用微通路彼此连接的第一和第二内部导电层，其中所述第一间距小于所述第二间距；所述第二间距小于所述第三间距；所述第一衬底利用所述第一组互连耦合到所述微电子管芯；并且所述第一表面区域小于所述第二表面区域。
8.如权利要求7所述的微电子封装，其中所述第一衬底的厚度不大于400微米；所述第一衬底包含多个直径不大于200微米的通孔；并且所述第一衬底包含第一和第二导电迹线，所述第一和第二导电迹线的厚度均不大于15微米并且彼此间隔不大于15微米的间隙。
9.如权利要求11所述的微电子封装，其中所述第二衬底包含第三和第四导电迹线，所述第三和第四导电迹线的厚度均不大于75微米并且彼此间隔不大于75微米的间隙。
10.一种制造微电子封装的方法，所述方法包括提供第一衬底；将所述第一衬底附连到第二衬底以形成衬底组合件，所述第二衬底具有利用微通路彼此连接的第一和第二内部导电层；对所述衬底组合件执行测试以获得测试结果；当且仅当所述测试结果满足预定条件时，将管芯附连到所述衬底组合件。
11.如权利要求13所述的方法，还包括加固所述衬底组合件。
12.如权利要求13所述的方法，其中所述第一衬底具有第一表面区域；所述第一衬底包括在其第一表面处具有第一间距的第一组互连和在其第二表面处具有第二间距的第二组互连；并且所述第一间距小于所述第二间距。
13.如权利要求15所述的方法，其中所述第二衬底具有第二表面区域；所述第二衬底利用所述第二组互连耦合到所述第一衬底；所述第二衬底包括具有第三间距的第三组互连；所述第二间距小于所述第三间距；并且所述第一表面区域小于所述第二表面区域。
全文摘要
一种微电子封装包括具有第一表面区域(125)的第一衬底(120)和具有第二表面区域(135)的第二衬底(130)。第一衬底包括在第一表面(121)处具有第一间距(127)的第一组互连(126)和在第二表面(222)处具有第二间距(129)的第二组互连(128)。第二衬底利用第二组互连耦合到第一衬底，并包括具有第三间距(237)的第三组互连(236)以及利用微通路(240)彼此连接的内部导电层(233，234)。第一间距小于第二间距，第二间距小于第三间距，并且第一表面区域小于第二表面区域。
文档编号H01L23/48GK102598251SQ201080049669
公开日2012年7月18日 申请日期2010年9月20日 优先权日2009年11月3日
发明者H·R·阿兹米, J·S·古泽克, M·瑟瓦库马 申请人:英特尔公司