专利名称：交点自对准的可编程存储装置及其制作方法
技术领域：
本发明关于以相变存储材料，包括硫属基材料，与其它可编程阻抗材料为基础的高密度可编程存储装置，以及用以制造此装置的方法。
背景技术：
基于相变化的存储材料，例如硫属基材料与类似材料，能因为适合在集成电路中实施的电位电流的施加而在一非晶态与一结晶态之间改变。普通非晶态特征在于比普通结晶态更高的电阻，其可以容易地感应以指出数据，这些特质已经引起使用可编程阻抗材料以形成非挥发性存储器电路的兴趣，其能以随机存取来读取与写入。从非晶态到结晶态的改变通常地是一较低电流操作，从非晶态到结晶态的改变， 在此被称为复位(reset)，是通常地一较高电流操作，其包括一短高电流密度脉冲以融化或者破坏结晶结构，此后相变材料迅速冷却，抑制相变过程并使相变材料的至少一部分在非晶态中稳定。通过缩减存储单元和/或电极与相变材料之间的接触面积内的相变材料元件的尺寸可以缩减用于复位所需要的电流大小，这样以至于可以由穿过相变材料元件的少量绝对电流值来达成较高电流密度。增加在存储单元阵列内的存储单元的密度是值得向往的，随着特征尺寸缩减，存储单元与对应的存取装置以及字线和位线的适当排列呈现出挑战。此外，减少存储装置的制造的工艺成本也是值得向往的。
发明内容
针对现有技术中的上述需求，本发明提出一种交点自对准缩减存储单元尺寸的可编程存储装置及其制作方法，以增加在存储单元阵列内的存储单元的密度，减少其工艺成本。通常，交点可编程存储器阵列是以该可编程存储单元是排列在存取装置与在位线与字线交点的方式公开，一层周边逻辑装置形成在半导体衬底本体的表面处，且可编程存储元件是形成在半导体衬底本体表面上，这样以至于由该周边逻辑栅所定义的平面与可编程存储元件相交，一种制作存储阵列的方法使用镶嵌工艺(damascene process)形成一或者两条位线与字线，且位线是(或者位线与字线两者是)与存取装置和可编程存储元件自对准。位线是被定义在衬底上的多个形成在平行于位线方向沟道内的第一绝缘结构之间，多个第二绝缘结构是形成在平行于字线方向的沟道内，其比第一绝缘沟道浅，第一和第二绝缘结构在半导体表面上延伸，存储单元存取装置是形成在半导体衬底，且他们被局限在多个第一绝缘结构之间的方向与多个第二绝缘结构之间的垂直方向。字线与可编程存储元件是形成在覆盖存储单元存取装置的字线沟道，且被局限在半导体衬底表面上的多个第一绝缘结构之间，结果，可编程存储元件与存取装置与位线都被“自对准”。
在某些实施例，硬式掩模用来定义第二(字线)绝缘沟道，且可以将这个硬式掩模留在原处直到可编程存储元件与字线形成。在这些实施例中，可以在第二绝缘沟道上形成一填充，且覆盖存储单元存取装置的硬式掩模的部分可以被选择性地移除以形成字线沟道，结果，在这些实施例中字线、可编程存储元件与存取装置都被“自对准”。在其它实施例中没有硬式掩模会留在原处，且额外的掩模会用来定义覆盖存储单元存取装置的字线沟道。在这些实施例中，字线与可编程存储元件被“自对准”(它们经由镶嵌工艺而形成在字线沟道内)，但字线与可编程存储元件并没有与存储单元存取装置自对准。一种制作存储阵列的方法使用镶嵌工艺形成一或者两条位线与字线，且位线是 (或者位线与字线两者是)与存取装置和可编程存储元件自对准。一方面，本发明以包含具有包含周边区域与存储阵列区域的表面的半导体衬底本体的可编程存储装置为特征，该装置包含在该存储阵列区域的一可编程存储阵列以及在该周边区域的该衬底表面的一逻辑装置层，该存储阵列包括形成在该衬底本体的多个存取装置以及形成在该衬底表面的多个可编程存储元件，其中这些存取装置与这些存储元件是在多个字线与多个字线的多个交点处对准，以及这些位线是与这些可编程存储元件与这些存取装置自对准。在某些这样的装置，该字线是与可编程存储元件和存取装置自对准。另一方面，本发明以包含具有包含周边区域与存储阵列区域的表面的半导体衬底本体的可编程存储装置为特征，该装置包含在该存储阵列区域的一可编程存储阵列以及在该周边区域的该衬底表面的一逻辑装置层，该存储阵列包括形成在该衬底本体的多个存取装置以及形成在该衬底表面的多个可编程存储元件，其中经由多个周边逻辑栅所定义的一平面相交该可编程存储元件。在某些这样的实施例，该存取装置与存储元件是在位线与字线的交点处对准，且该位线是与可编程存储元件和该存取装置自对准。在某些这样的装置， 该字线是与可编程存储元件和存取装置自对准。另一方面，本发明以制作可编程存储阵列的方法为特征，其包括提供具有覆盖一存储阵列区域与一周边区域的一表面的一半导体衬底；沉积在该衬底表面上的一栅氧化层和一栅层；使用一共同掩模在该存储阵列区域与该周边区域两者上形成平行于一第一方向的多个第一沟道绝缘结构；移除该共同掩模并形成在该栅层与该第一沟道绝缘结构上的一氮化硅层；形成平行于垂直该第一方向的一第二方向的多个第二沟道；形成在该存储阵列区域上的一介电填充；在该周边区域使用一逻辑掩模图案化(patterning)该周边栅氧化层与栅层，以形成多个逻辑栅；在该周边区域执行一装置注入以形成源极与漏极区域；形成在该存储阵列区域与该周边区域上的一介电填充并平坦化该介电填充；移除该氮化硅层与该栅层与在该存储阵列上的该栅氧化层以形成多个字线沟道；形成在该存储阵列区域内的该第一与第二沟道绝缘结构上的多个间隙物以形成孔隙；以及在该字线沟道内形成至少一存储单元或者字线。另一方面，本发明以制作可编程存储阵列的方法为特征，其经由提供具有覆盖一存储阵列区域与一周边区域的一表面的一半导体衬底；沉积在该衬底表面上的一栅氧化层和一栅层；使用一共同掩模在该存储阵列区域与该周边区域两者上形成平行于一第一方向的多个第一沟道绝缘结构；移除该共同掩模并形成平行于垂直于该第一方向的一第二方向的多个第二沟道；形成在该存储阵列区域上的一介电填充；在该周边区域使用一逻辑掩模图案化该周边栅氧化层与栅层以形成多个逻辑栅；在该周边区域执行一装置注入以形成源极与漏极区域；形成在该存储阵列区域与该周边区域上的一介电填充并平坦化该介电填充；移除在该存储阵列上的该栅层与栅氧化层以形成多个字线沟道；形成在该存储阵列区域内的该第一与第二沟道绝缘结构上的多个间隙物以形成孔隙；以及形成在该字线沟道内的至少一存储单元或者字线。在某些实施例，该方法还包括在下列一或者更多阶段形成存储存取装置注入先在沉积于该衬底表面上的该栅氧化层前，在形成该第二沟道后，或者先于形成在该存储阵列区域内的这些间隙物前。在某些实施例，该方法还包括在下列一或者更多阶段形成覆盖该周边区域的该衬底的周边装置注入先于沉积在该衬底表面上的该栅氧化层前，或者在形成该逻辑栅后。在某些实施例，形成这些第二沟道包括形成在该氮化硅层上的一掩模以及，使用该掩模，刻蚀以形成该第二沟道。在某些实施例，形成这些存储单元包括沉积在该字线沟道内的一可编程存储材料以及形成在该可编程存储材料上的一顶部电极。在某些实施例，形成这些存储单元包括 沉积在该字线沟道内的一底部电极材料，沉积在该底部电极材料上的一可编程存储材料， 以及形成在该可编程存储材料上的一顶部电极。在某些实施例，形成在该第二存储阵列硅化物上的这些存储单元包括形成在该存储阵列区域与该周边区域上的一掩模，该掩模经图案化以形成覆盖该第二存储阵列硅化物的字线沟道；以及沉积在该字线沟道内的一可编程存储材料与一顶部电极。在某些实施例，形成这些存储单元包括沉积在该第二存储阵列硅化物上的一可编程存储材料并形成在该可编程存储材料上的一顶部电极。在某些实施例形成这些存储单元包括沉积在该第二存储阵列硅化物上的一底部电极，沉积在该底部电极材料上的一可编程存储材料，以及形成在该可编程存储材料上的一顶部电极。在某些实施例，该方法还包含在形成存储单元后，形成在该存储阵列区域与该周边区域上的一钝化层；以及形成穿过该钝化层至该存储阵列区域内的顶部电极与至该周边区域内的源极/漏极区域的多个接触。在某些实施例，在该存储阵列内的多个存储单元具有等于4D2的一面积，D是关于字线宽度与字线之间的分隔距离的总和的二分之一，典型地关于使用于制造这些存储单元的一光刻工艺的名义特征尺寸。该结构可以使用自对准工艺形成，其中多条字线与多个存储阵列与垂直晶体管对准而无需额外的图案化步骤，此外，在工艺过程中存储材料并不暴露于刻蚀化学成分，留下无害的存储元件。所公开的方法提供具有缩减存储单元尺寸存储单元的存储阵列，以及该方法具有低处理成本，如缩减掩模的数目。
图1为流程图其根据实施例概述制作相变存储器工艺的多个阶段；图2A、图2B与图2C为示意描绘其根据实施例显示相变存储器，图2A是平面视图， 图2B是如图2A在B-B所指出的侧剖视图，图2C是如图2A在C-C所指出的侧剖视图 3、图 4、图 5A、图 5B、图 6A、图 6B、图 6C、图 7A、图 7B、图 7C、图 7D、图 7E、图 8A、 图 8B、图 8C、图 8D、图 8E、图 9A、图 9B、图 10A、图 10B、图 11A、图 11B、图 11C、图 11D、图 12A、 图 12B、图 12C、图 12D、图 13A、图 13B、图 13C、图 13D、图 14A、图 14B、图 14C、图 14D、图 15A、 图15B、图16A、图16B与图17为示意描绘其根据实施例显示制作相变存储器工艺的多个阶段；(根据前述所概述的方案可以认出多种视图在每个实例标注A的附图(例如，图 7A)为平面视图，标注为B的附图为在对应的平面视图在B-B所指出的侧剖视图，以及标注为C、D或E的附图为在对应的视图在C-C、D-D或者E-E所指出的侧剖视图，例如，图7B是如图7A在B-B所指出的侧剖视图，图7C是如图7A在C-C所指出的侧剖视图，第7D图是如图7A与图7B在D-D所指出的侧剖视图，图7E是如图A与图7C图在E-E所指出的侧剖视图)；图18为流程图其根据另一实施例概述制作相变存储器工艺的多个阶段；图 19A、图 19B、图 19C、图 20A、图 20B、图 21A、图 21B、图 22A、图 22B、图 23A、图 23B、 图 24A、图 24B、图 25A、图 25B、图 26A、图 26B、图 26C、图 27A、图 27B、图 28A、与图 28B 为示意描绘其根据实施例显示制作相变存储器工艺的多个阶段；(根据前述所概述的方案可以识别多种视图)图29与图30为剖视示意描绘其说明实施例的实施例；图31为对于如在此所描述使用存储单元来实施的存储阵列示意图；以及图32为如在此所描述包含具有存取装置与存储元件的存储单元阵列的集成电路的简化区块图。主要元件符号说明310存储阵列317:存储单元
318 ニ极管312、312a、3Ub_312c:字线 314、314a、314b,314c:位线 316:可编程阻抗存储元件 3201集成电路
3214字线(列)译码器3216:多条字线
3218位线(栏)译码器3220:多条位线
3222、3226总线3228数据输入线 3224感应放大器与数据输入结构
3230其它电路3232:数据输出线
3234控制器3236:偏压配置供应电压
20存储器202:衬底
2100存储区域2200:周边区域
2217、2117，、2117”与2117，”:沟道绝缘
2210逻辑装置2111:箭头
2213栅介电层2211:掺杂层
2212、2114硅化物层2214、2215掺杂区域
206介电质2216:接触2110括号2113:水平部分
2112垂直部分204:介电层
2115顶部电极、位线
101提供半导体衬底 103注入装置
104沉积氧化栅层并光刻栅层
105在存储阵列内形成第一沟道绝缘并光刻
106沉积 SiN
107形成第二存储阵列沟道绝缘 108存储阵列装置注入 108'形成存储阵列硅化物；并填充 109形成逻辑栅
110光刻注入；形成间隙物；形成光刻硅化物
111填充并平坦化
112从存储阵列移除栅氧化层与SiN
113存储阵列注入与硅化物
114在存储阵列上形成间隙物
115沉积PCM与顶部电极；平坦化
116形成 BPSG 与通透连接(contacts through the BPSG)
402栅氧化层404棚层602氮化硅层504栅材料502栅氧化材820硅化物840介电填充920条状SiN层910与910，:逻辑栅913栅氧化物911栅结构2010、2010'栅叠层1002沟道绝缘结构1010硅化物112介电质1302硅化物1401间隙物1402接触面积1502相变材料1504电极材料2616接触2615掺杂区域
1615顶部电极1725:电极材料
1801提供半导体衬底 1803注入装置
1804沉积氧化栅层并光刻栅层
1805在存储阵列内形成第一沟道绝缘并光刻
1807形成第二存储阵列沟道绝缘*
1808存储阵列装置注入
1808'形成存储阵列硅化物；并填充
1809形成逻辑栅
1810光刻注入；形成间隙物；形成光刻硅化物 1812从存储阵列移除栅氧化层与SiN 1813存储阵列注入；硅化物光刻与存储阵列 1814掩模光刻
1815阵列间隙物微缩与形成底部电极1816沉积字线介电质1817形成存储阵列字线沟道1818沉积PCM与顶部电极；平坦化1819形成BPSG与通透接触1920硅化物1940介电填充2013栅氧化物2011栅结构2012绝缘结构2310硅化物2320硅化物2402掩模2706电极材料2602介电层2702相变材料2704电极材料2802电极涂覆2816接触2815掺杂区域2802介电质2910插塞2902条状相变材料2904电极2916接触2922介电质3010相变材料3004电极3016接触
3022介电质
具体实施例方式本发明现将通过参照附图，其说明替代具体实施例与方法，而被更详细地描述，附图是概略的，展示实施例的特征和它们与其它特征与结构的关系，且不是按比例制作。为了增进展示的明晰度，在图中，说明各种实施例，对应于其它附图的元件没有全部特别地重新编号，虽然在图中它们全部都可以无困难地识别，也为了没有展示在附图中的某些特征，其对本发明的了解并非必须，的展示的清晰度。没有意图将该发明限制在具体公开的实施例与方法以及使用其它特征，元件，方法与实施例可能可以实行该发明是可以了解的。描述特定的实施例是用以说明本发明，并非用以限制其范围，该范围通过权利要求定义。本领域的普通技术人员将可以认知对下列描述的各种等同变化。图31是存储阵列310的示意图，使用在此所描述的存储单元可以实施存储阵列 310。在这个实施例，每个存储单元317包括二极管存取装置318与沿着对应字线312与对应位线314间的一电流路径串联排列的可编程阻抗存储元件316 (表现为可变电阻)，如以下更详细地描述，在给定的存储单元存储器储元件针对包括第一与第二阻抗状态的多个阻抗状态是可编程的。阵列包括包含在第一方向平行延伸的字线312a、312b与312c的多条字线312， 以及包含在垂直于第一方向的第二方向平行延伸的位线314a、314b与314c的多条位线 314。阵列310被称为交点阵列是因为字线312与位线314互相横跨(cross)，但并未实体地相交(intersect)，且存储单元317是位于字线312与位线314的这些交点位置。存储单元317是代表阵列310的存储单元并排列在字线312b与位线314b的交点位置，存储单元317包含(在这个实施例中)二极管318与串联排列的存储元件316，二极管318是电耦接于字线312b且存储元件316是电耦接于位线314b。阵列310的存储器存储单元317的读取(reading)或写入(writing)可以通过施加适当电压脉冲至对应的字线312b及位线314b以感应穿过所选择的存储单元317的电流来达到，取决于所执行的操作，例如读取操作或编程操作，施加电压的电位和延时。在存储于存储单元317中的数据值的读取(或感应)操作，偏压电路(参见图32 的偏压配置供应电压、电流源3236)耦接至对应的字线312b及位线314b以横跨存储单元 317施加适合振幅与延时的偏压配置以感应电流流动，其不会导致存储元件316经历在阻性状态(resistive state)中的改变。穿过存储器存储单元317的电流取决于存储元件316 的阻抗，以及取决于存储在存储单元317中的数据值。数据值的决定，举例来说，可以通过比较位线314b上的电流与感应放大器(sense amplifier)的适合参考电流(参见，例如 图32中的感应放大器/数据输入结构3224)。在存储于该存储器存储单元317中的数据值的编程操作中，偏压电路(参见图32 的偏压配置供应电压、电流源3236)耦接至对应的字线312b及位线314b以横跨存储单元 317施加适当振幅与延时的偏压配置以感应存储元件316的可编程改变，以将数据值存储于存储单元317内，存储元件316的电阻对应于存储在存储单元317中的数据值。该偏压配置包含足够顺偏(forward bias) 二极管318并将存储器元件317的阻抗状态从对应于第一编程状态的电阻改变至对应于第二编程状态的电阻的第一偏压配置， 该偏压配置也包含足够顺偏(forward bias) 二极管318并将存储器元件317的阻抗状态从对应于第二编程状态的电阻改变至对应于第一编程状态的电阻的第二偏压配置，在各实施例中，用于存储器元件317的单极操作(unipolar operation)的每个偏压配置可以包括一或多个电压脉冲，以及可以对每个实施例经验地决定电压电位与脉冲时间。图32是包含存储单元的交点存储阵列310的集成电路3201的简化区块图，在这个实施例中，每个存储单元包含二极管存取装置与可编程阻抗存储元件，字线(列)译码器3214被耦接到并与多条字线3216电通信，一位线(栏)译码器3218与多条位线3220 电通信以对阵列310中的存储单元(未示于图中)读取并写入数据。地址在总线3222上提供至字线译码器与装置3214以及位线译码器3218。区块3224中的感应放大器与数据输入结构透过数据总线3226耦接至位线译码器3218，数据透过数据输入线(data-in line) 3228从集成电路3201上的输入/输出端口，或从集成电路3201的内部或外部的其它数据源，提供至区块3224中的数据输入结构。在集成电路3201中可包含其它电路3230， 例如通用处理器或特殊目的应用电路，或者提供受阵列310支持的单芯片系统功能性 (system-on-a-chip functionality)的多个模块的组合。数据透过数据输出线3232从区块3224中的感应放大器供应至集成电路3201上的输入/输出端口或至集成电路3201的内部或外部的其它数据目的地。在这个实施例中实施的控制器3234，使用偏压配置状态机，控制偏压配置供应电压3236的应用，例如读取、编程及编程验证电压。控制器3234可以使用本领域所知的特殊目的逻辑电路来实施，在另一实施例中，控制器3234包括通用处理器，其可以在相同集成电路上实施以执行用以控制装置的操作的计算机程序，又在其它实施例中，特殊目的逻辑电路与通用处理器的组合可以被利用于控制器3234的实施。存储材料元件的可编程阻抗材料的实施例包含相变存储材料，包含硫属基材料 (chalcogenide based materials)与其它材料，硫属包含，形成周期表VIA族的一部分的， 四元素氧(0)、硫(S)、硅(S)与锑(Se)当中的任一，硫属包括具有更多阳性元素或者基的硫化合物，硫属合金包括具有其它材料例如过渡材料的硫属组合，硫属合金通常含有一或者更多的来自元素周期表VIA族的元素，例如锗(Ge)与锡(Sn)，往往，硫属合金包含一或者更多的锑(Sb)、镓(Ga)、铟(In)与银(Ag)。许多相变存储材料已经在技术文献中描述，包含 Ga/Sb、In/Sb、In/Se、Sb/Te、Ge/Te、Ge/Sb/Te、In/Sb/Te、Ga/Se/Te、Sn/Sb/Te、In/Sb/Ge、 Ag/In/Sb/Te、Ge/Sn/Sb/Te、Ge/Sb/Se/Te 与 Te/Ge/Sb/S 的合金，在 Ge/Sb/Te 合金的家族， 大范围的合金合成物是可行的，此合成物的特征在于TeaGebSb1(lMa+b)。某研究者已经描述最有用的合金如具有在沉积材料中Te的平均浓度将低于70%，典型地低于约60%以及通常在介于从低到如约23%升到约58%之间的Te且最佳地约48%到58%的Te，Ge的浓度大于约5%以及平均在材料中介于从低约8%到约30%之间，剩余者通常低于50%。最佳地，Ge 的浓度介于从约8%到约40%之间，在此合成物中的剩余主要组成元素为Sb，这些百分比是组成元素的原子总计100%的原子百分比(Ovshinsky美国专利号码5，687，112第10-11 栏)，由另一研究者所评估的特殊合金包含6625132165、66513464与GeSb4Te7 (Noboru Yamada, "Ge-Sb-Te相变光盘用于高数据率纪录的潜力”，SPIE v. 3109，第28-37页(1997))。更通常地，过渡金属例如铬(Cr)、铁(Fe)、镍(Ni)、铌(Nb)、铅(Pd)、钼(Pt)与混合物或者其合金可以与Ge/Sb/Te组合以形成具有可编程阻抗特质的相变合金，在Ovshinsky‘ 112第10_13 栏中提供了有用的存储材料的具体实施例，在此并入本发明以供参考。其它材料，可以被称为“杂质”，在某些实施例中可以添加到硫属与其它相变材料以使用添加来修改硫属来修改导电性，过渡温度，融化温度，与存储元件的其它特质，作为硫属添加物的代表性杂质包含氮、硅、氧、氧化硅、氮化硅、铜、银、金、铝、氧化铝、钽、氧化钽、氮化钽、钛与氧化钛，参见，例如美国专利号码6，800，504与美国专利申请公开号 U.S.2005/0029502。相变合金能够在第一结构状态与第二结构状态之间切换，在第一结构状态中材料是在普通非晶固态，在第二结构状态中材料是在存储单元活化信道区域中的局部有秩序的普通结晶固态，这些合金至少是双稳态的，术语非晶是惯指一相对较少的秩序结构，比单晶更无秩序，其具有可检测的特性例如比结晶相高的电阻，术语结晶是惯指一相对比较有秩序的结构，比非晶结构更有秩序，其具有可检测的特性例如比非晶相低的电阻，典型地，相变材料可以在跨越完全非晶与完全结晶态间频谱的局部秩序的不同可检测状态之间电性切换，其它受包含原子秩序、自由电子密度与活化能的非晶与结晶相间改变影响的材料特性，材料可以被切换进入不同固相或者进入二或者更多的固相混合物，其在完全非晶与完全结晶态之间提供过渡，材料的电特质可以据此改变。相变合金可以通过电脉冲的施加而从某相态改变到另一相态，据观察一较短、较高振幅脉冲倾向于改变相变材料至普通非晶态，一较长、较低振幅脉冲倾向于改变相变材料至普通结晶态，一较短、较高振幅脉冲的能量其高到足够使结晶结构的键结被打断且短到足够预防原子重新排列为结晶态，脉冲的适当曲线，无须大量实验即可以被决定，具体地适应于一个特殊相变合金，在以下公开的小节，相变材料是指GST，且其将被理解为也可以使用其它类型的相变材料，在此描述适用于PCRAM的实施的材料为Ge2Sb2Te5。其它可编程阻抗存储材料可以使用在本发明的其它实施例，包含使用不同晶相改变以决定阻抗的其它材料，或者使用电脉冲以改变阻抗状态的其它存储材料，实施例包含使用在随机存取存储器(RRAM)的材料例如包含氧化钨(WOx)、Ni0、Nb205、Cu02、Ta205、Al203、 CoO、Fe2O3> HfO2, TiO2, SrTiO3> SrZrO3> (BaSr)TiO3的金属氧化物，其他实施例包含使用在磁电阻式随机存取存储器(MRAM)的材料例如自旋矩转移(STT)MRAM，例如CoFeB、Fe、Co、 Ni、Gd、Dy、CoFe> NiFe、MnAs> MnBMnSb> CrO2> MnOFe2O3^ FeOFe2O5^ NiOFe2O3^ MgOFe2^ EuO 与Y3Fe5O12的至少其一，参见，例如美国专利申请公开号2007/0176251，名称“Magnetic Memory Device and Method of Fabricating the Same，，，在此并入本发明以供参考，额外实施例包含用于可编程金属化存储单元(PMC)存储器，或者纳米离子存储器的固态电解质材料，例如银掺杂锗硫化物电解质与铜掺杂锗硫化物电解质，参见，例如N. Ε. Gilbert et al. , "Amacro model of programmable metallization cell devices，，，固态电子 49 (2005) 1813-1819，在此并入本发明以供参考。图2A、图2B与图2C显示以平面视图(图2A)与剖视图(图2B与图2C)包含一个存储单元阵列与一个周边逻辑电路的存储器20的一部分。存储器20包含在单结晶半导体衬底202上的存储区域2100与周边区域2200，衬底202具有实质平面的顶部表面，如在此使用的，术语“实质平面”是有意容纳衬底202形成过程中的制造公差(tolerances)，术语“实质平面”也有意容纳衬底202形成后所执行的工艺其可能导致在顶部表面的平面的变异。周边区域2200包含逻辑装置，其经由沟道绝缘所绝缘，例如沟道绝缘2217，每个逻辑装置，例如逻辑装置2210，例如，具有在栅介电层2213上的栅结构，栅介电层2213是在衬底202的顶部表面，栅结构包含在栅介电层2213上的多晶硅掺杂层2211，与在多晶硅掺杂上的硅化物层2212。逻辑装置2210包含在衬底202内作为源极和漏极区域的掺杂区域2214与2215， 包括覆盖逻辑装置2210的一或者更多介电材料的介电质206(图2A中的结构表现出如同介电质206是透明的，这样以便于可看见在其下方的特征)。接触2216是耦接到掺杂区域2215并延伸到可以接近所覆盖的电路的介电质206 的顶部表面。存储区域2100包含，形成在单晶硅衬底202上且经由沟道绝缘，例如沟道绝缘 2117、2117，、2117”以及2117”，，所绝缘的，存取装置阵列(未显示于这些图中，箭头2111 是建议这样装置的位置)，硅化物层2114覆盖在覆盖存取装置的衬底202表面的存取装置， 相变存储单元是构造在衬底202表面的硅化物层，即，相变存储单元是在同一层(经由括号 2110所建议)如同周边逻辑的栅结构，各种相变存储单元结构(configurations)被仔细考虑(以及如后所描述的某些实施例)，在这些附图显示的实施例中，存储材料是“孔隙结构”，包含水平部分2113与垂直部分2112，垂直部分是形成在围绕介电层204中的孔隙中， 在此显示的实施例中，相变存储材料的水平部分2113是由顶部电极2115所覆盖，接触2116 耦接到顶部电极2115并延伸到可以接近所覆盖的电路的介电质206的顶部表面。位线2115经设计以具有特定位线宽度且以经由一特定第一分隔距离而分离，字线经设计以具有特定字线宽度且以经由一特定第二分隔距离而分离，在某些实施例中特定位线宽度与特定第一分离距离的总和约等于两倍的特征尺寸D，其中D是用于建立字线与位线的光刻工艺的名义特征尺寸，以及特定字线宽度与特定第二分离距离的总和约等于两倍的特征尺寸D，这些尺寸的限制下存储单元具有约等于4D2的面积2500。图1为流程图其概述制作相变存储器工艺的多个阶段，以及图3-图17，以各种视图，根据本发明的实施例说明相变存储器建造的多个阶段。参照图1，在阶段101提供半导体衬底202 ；典型地衬底是一个单晶硅衬底，但可以仔细考虑其它半导体。在阶段103在存储阵列区域2100与半导体衬底(在图3的30处) 的周边区域2200实行装置注入，第一装置注入可以在这个阶段执行以形成用于存储阵列区域存储器取装置的P或者N阱，与用于周边区域内周边逻辑装置的P或者N阱，一或者更多额外注入可以在这个阶段执行包含用以形成在存储阵列区域内位线的注入(经由，例如，在阱为P的地方的N+注入)，以及用以形成二极管存取装置或者晶体管存取装置元件的注入(经由，例如，在N+注入上的P注入，以形成N-P 二极管；或者在N+注入上的P注入，跟随在额外浅N+注入后)，或者，一或者更多装置注入可以在一或者更多继续的阶段执行，在存储阵列区域2100的存取装置并未显示在这些附图，适当的存取装置包含，例如，垂直建造装置，如垂直二极管，垂直场效应晶体管(FET)，垂直双极结晶体管(BJT)，垂直金属氧化物半导体(MOS)。继续地，在阶段104栅氧化层402形成在存储阵列区域2100与周边区域2200两者内的衬底表面上，以及在继续阶段栅层404形成在栅氧化层402上，结果显示在图4的40 处，在较后的阶段(概述如下)，将图案化栅氧化层与栅层以形成在周边逻辑的栅结构，适合用于栅层的材料包含多晶硅，例如，以及可以经由低压化学气相沉积形成栅层，例如。在继续阶段105第一沟道绝缘(平行于位线方向)形成在存储阵列区域(沟道绝缘2117)与周边区域(沟道绝缘2217)内，适合用于形成沟道的技术导致实质平面，近似垂直的边墙，且可以在二或者更多的步骤中执行，适合用于形成沟道的技术包含，例如， 方向性刻蚀如，例如，RIE，经由工艺参数的选择可以控制RIE，使用较低压力与较高衬底偏差可以对沟道形状与大小提供优选的控制，在使用RIE之处，在其后可以接着清洁工艺，可以使用双重曝光(double patterning)或者多重曝光(manifold patterning)光刻技术， 这样技术的实施例概述于 Ping Xie et al. (2009) "Analysis of higher-order pitch division for sub_32m，lithography”，SPIE 会议，Vol. 7274，第 72741Y-1 到 72741Y-8 页， 可以使用共同(共享)掩模图案化在周边区域与存储阵列区域两者内的绝缘沟道。适合用于填充沟道的材料为介电质，以及适合的介电材料包含，例如，优选可以是氧化物(举例，氧化硅，如SiO2)以及氮化物(举例，氮化硅，如SiN)，低K介电材料(如掺杂SiO2，例如)，以及优选可以是具有低热导系数的材料，介电质可以经由，例如，物理气相沉积(PVD)工艺，或者化学气相沉积(CVD)工艺形成，在沟道填充后可以实行平坦化步骤 (经由，例如，化学机械研磨，CMP)，结果显示于图5A与图5B的50处。在继续阶段106在沟道绝缘的结构上形成氮化硅层602，适合用于形成氮化硅层的技术包含低压化学气相沉积，例如。在继续的步骤图案化氮化硅，以及经图案化的氮化硅作为用于沟道形成的硬式掩模，除了氮化硅材料，适合作为硬式掩模的材料，可以用来形成这层，结果显示于图6A、图6B与图6C的60处。在继续阶段107，第二沟道(平行于字线方向)在存储阵列区域内形成，使用掩模与刻蚀程序以形成穿过SiN与穿过所选择的底层的图案化沟道，在这个步骤中用于图案化硬式掩模层(氮化硅)的掩模并未显示在附图中，这构成了用于阵列的一个(第一)关键掩模步骤，即，这个掩模的大小建立了阵列密度与位置，适合用于形成第二沟道的技术包含选择性地移除未受掩模遮蔽的SiN602，未受掩模遮蔽的栅材料504，未受掩模遮蔽的栅氧化材料502，以及未受掩模遮蔽的半导体衬底202材料，但不要移除第一沟道绝缘内的介电填充，在多于一个步骤中实行刻蚀，使用适合各种将被刻蚀材料的刻蚀技术以和/或者刻蚀参数，适合用于形成沟道的技术包含，例如，方向性刻蚀如，例如RIE，经由工艺参数的选择可以控制RIE，使用较低压力与较高衬底偏差可以对沟道形状与大小提供优选的控制，可使用双重曝光或者多重曝光光刻技术，这样技术的实施例概述于Ping Xie et al.，如前所引述，可以定时刻蚀的最后阶段，以建立在沟道底部处的刻蚀停止，结果显示于图7A、图7B 与图7C的70处。在继续阶段108可以实行存储阵列装置注入，存储阵列注入必须在氮化硅掩模形成前实行。在继续阶段108’选择性地在存储阵列上形成硅化物820，以及形成介电填充840， 适合用于填充沟道的材料为介电质，以及适合的介电材料包含，例如，优选可以是氧化物 (举例，氧化硅，如SiO2)以及氮化物(举例，氮化硅，如SiN)，低K介电材料(如掺杂SiO2，例如)，以及优选可以是具有低热导系数的材料，介电质可以经由，例如，物理气相沉积(PVD) 工艺，或者化学气相沉积(CVD)工艺形成，可以在沟道填充后实行平坦化步骤(经由，例如， 化学机械研磨，CMP)，结果显示于图8A、图8B与图8C的80处。移除覆盖在周边区域的SiN层602的部分，留下覆盖存取装置的条状SiN层920 在原处。在继续的阶段109图案化(经掩模与刻蚀)周边区域内的逻辑栅(举例，910与910’)，每个经图案化的逻辑栅(举例，栅910)包含叠层在栅氧化物913上的栅结构911，结果显示于图9A与图9B的90处，适合用作为逻辑栅掩模的材料与适合的刻蚀技术，其移除未受掩模遮蔽的栅材料但是并不移除绝缘结构，为已知，剩余在存储阵列上的条状SiN层 920保护覆盖存储单元装置的栅以与门氧化物。在继续的阶段110实行周边装置注入以形成源极与漏极区域，且此后在周边区域中邻近栅叠层(2010)处与在介电沟道绝缘结构(1002)的暴露表面处形成介电间隙物，此后在邻近间隙物的衬底的暴露面积与栅的暴露表面上形成硅化物1010，结果显示于图IOA 与图IOB的110处。在继续的阶段111以介电质112填充周边区域并平坦化所导致的结构，例如经由 CMP，适合用作介电质的材料包含，例如，优选可以是氧化物(举例，氧化硅，如SiO2)以及氮化物(举例，氮化硅，如SiN)，低K介电材料(如掺杂SiO2，例如)，以及优选可以是具有低热导系数的材料，可以经由，例如，物理气相沉积(PVD)工艺，或者化学气相沉积(CVD)工艺形成介电支撑层，结果显示于图IlA与图IlB图的110处。在继续的阶段112经由，例如选择性刻蚀，从存储阵列区域移除栅氧化层与氧化硅层，结果显示于图12A与图12B图。在继续的阶段113可以在硅化物之后，举例，硅化物 1302，实行选择性地额外存储阵列注入，结果显示于图13A与图13B的130处。在继续的阶段114在存储阵列区域内的氧化物边墙上形成氧化间隙物，其结果例如显示于图14A、图14B、图14C与图14D的140处。氧化间隙物(举例，间隙物1401)遮蔽存储阵列区域内覆盖存取装置的多数硅化物，这样以至于只留下小接触面积1402被暴露， 这个小接触面积是，作为工艺的结果，与所覆盖存取装置对准(“自对准”)，并也将与字线和位线的相交对准，如下所描述。在继续的阶段115在存储阵列区域上沉积相变材料1502，填充在所暴露硅化物的小接触面积上的开口。在所显示的实施例，是使用硫属材料，经由气相沉积，如物理气相沉积(PVD)或者化学气相沉积(CVD)，例如，可以形成硫属材料薄膜。一种形成硫属材料薄膜的方法的实施例在范围ImTorr IOOmTorr的压力使用并同Ar、N2以和/或者He等的气体源的PVD溅射或者磁控溅射方法，沉积通常是在室温下进行，具有1 5深宽比的准直仪可以用来改进填充表现，为了改进表面的一致性，也可以使用数种几十伏特至数种几千伏特的DC偏压，另一方面，DC偏压与准直仪的组合可以同时地使用。—种形成硫属材料薄膜的方法的另一实施例使用CVD如公开在美国专利申请公开号 2006/0172067，名称"Chemical Vapor Deposition of Chalcogenide Material”，在此并入本发明以供参考。此后沉积顶部电极材料1504与相变材料接触，且平坦化该结构，例如经由CMP， 结果显示于图15A与图15B的150处。适合顶部电极的材料包含导电材料如金属或者金属基材料或者非金属材料，如，举例铜、铝；钛(Ti)与钛基材料如氮化钛(TiN)、氮氧化钛 (TON)；钽(Ta)与钽基材料如氮化钽(TaN)；多晶硅，钨基材料如硅化钨(WSiX)；以及，对于低热导系数电极，如镍酸镧(LN0，LaNiO3)与锰酸锶镧(LSM0，LaSrMnO3)材料等，经由各种适合这些特殊材料的技术当中的任一可以形成顶部电极层，这些技术包含，经过这样的实施例，溅射与电镀与CVD。顶部电极可以具有厚度，例如，在约200A至约5000A的范围，通常约2000A。在真空或者在N2环境中选择性地执行沉积后退火处理以改进硫属材料的结晶态， 退火温度典型地介于从100°C至400°C之间并具有少于30分钟的退火时间。在继续的阶段116电极涂覆，例如在该结构上形成硅磷酸玻璃(BPSG)，并平坦化 BPSG，然后形成接触以将在存储阵列内与周边内的结构耦接到结构的顶部表面，接触2616 是耦接到掺杂区域2615并延伸到介电质206的顶部表面，在此其可以存取覆盖电路，接触 1616是耦接到顶部电极1615并延伸到介电质206的顶部表面，在此其可以存取覆盖电路。如上所述，其它相变存储阵列构造被仔细考虑，例如，较低的电极材料可以沉积在经由在控制层上的介电间隙物所形成的狭窄的开口内，以及相变材料可以沉积在较低电极材料上，这些结构说明在图17，例如，较低电极材料1725接触硅化物1302的狭窄表面。图18为流程图其根据本发明的另一实施例说明制作相变存储器工艺的多个阶段，以及图19A-图28B，以各种视图，根据本发明的另一实施例说明相变存储器建造的多个阶段。在此说明的实施例，相变存储元件只自对准于位线。参照图18，其阶段相似于关于图1所概述的工艺的初期阶段，并参照初期的附图， 在以下的讨论，在这个实施例，如同图1所说明的实施例，可以使用共同掩模在存储阵列区域与周边区域两者上形成第一沟道绝缘(平行于位线方向)，但是不像图1所说明的实施例，在这个实施例没有使用氮化硅硬式掩模，且使用两个不同掩模以在存储阵列区域内形成第二沟道绝缘与平行于字线方向的结构，据此，在这个实施例，位线是与至少存取装置与底部电极自对准，但字线并未自对准。尤其是，在阶段1801提供半导体衬底202 ；典型地衬底是一个单晶硅衬底，但可以仔细考虑其它半导体。在阶段1803在存储阵列区域2100与半导体衬底(在图3的30处) 的周边区域2200实行装置注入，第一装置注入可以在这个阶段执行以形成用于存储阵列区域存储器取装置的P或者N阱，与用于周边区域内周边逻辑装置的P或者N阱，一或者更多额外注入可以在这个阶段执行包含用以形成在存储阵列区域内位线的注入(经由，例如，在阱为P的地方的N+注入)，以及用以形成二极管存取装置或者晶体管存取装置元件的注入(经由，例如，在N+注入上的P注入，以形成N-P 二极管；或者在N+注入上的P注入，跟随在额外浅N+注入后)，或者，一或者更多装置注入可以在一或者更多继续的阶段执行，在存储阵列区域2100的存取装置并未显示在这些附图，适合的存取装置包含，例如，垂直建造装置，如垂直二极管，垂直场效应晶体管(FET)，垂直双极结晶体管(BJT)，垂直金属氧化物半导体(MOS)。继续地，在阶段1804栅氧化层402形成在存储阵列区域2100与周边区域2200两者内的衬底表面上，以及在继续阶段栅层404形成在栅氧化层402上，结果显示在图4的40 处，在较后的阶段(概述如下)，将图案化栅氧化层与栅层以形成在周边逻辑的栅结构，适合用于栅层的材料包含多晶硅，例如，以及可以经由低压化学气相沉积形成栅层，例如。在继续阶段1805第一沟道绝缘(平行于位线方向)形成在存储阵列区域(沟道绝缘2117)与周边区域(沟道绝缘2217)内，适合用于形成沟道的技术导致实质平面，近似垂直的边墙，且可以在二或者更多的步骤中执行，适合用于形成沟道的技术包含，例如，方向性刻蚀如，例如，RIE，经由工艺参数的选择可以控制RIE，使用较低压力与较高衬底偏差可以对沟道形状与大小提供优选的控制，在使用RIE之处，在其后可以接着清洁工艺，可使用双重曝光或者多重曝光光刻技术，这些技术的实施例概述于Ping Xie et al. (2009)，如前所引述，可以使用共同(共享)掩模图案化在周边区域与存储阵列区域两者内的绝缘沟道。适合用于填充沟道的材料为介电质，以及适合的介电材料包含，例如，优选可以是氧化物(举例，氧化硅，如SiO2)以及氮化物(举例，氮化硅，如SiN)，低K介电材料(如掺杂SiO2，例如)，以及优选可以是具有低热导系数的材料，介电质可以经由，例如，物理气相沉积(PVD)工艺，或者化学气相沉积(CVD)工艺形成，在沟道填充后可以实行平坦化步骤 (经由，例如，化学机械研磨，CMP)，结果显示于图5A与图5B的50处。在继续阶段1807，第二沟道(平行于字线方向)在存储阵列区域内形成，使用掩模与刻蚀程序以形成穿过SiN与穿过所选择的底层的图案化沟道，优选的第一关键掩模材料包含光阻，在这个步骤中用于图案化硬式掩模层(氮化硅)的掩模并未显示在附图中，这构成了用于阵列的一个(第一)关键掩模步骤，即，这个掩模的大小建立了阵列密度与位置， 适合用于形成第二沟道的技术包含选择性地移除未受掩模遮蔽的SiN602，未受掩模遮蔽的栅材料504，未受掩模遮蔽的栅氧化材料502，以及未受掩模遮蔽的半导体衬底202材料，但不要移除第一沟道绝缘内的介电填充，在多于一个步骤中实行刻蚀，使用适合各种将被刻蚀材料的刻蚀技术以和/或者刻蚀参数，适合用于形成沟道的技术包含，例如，方向性刻蚀如，例如RIE，经由工艺参数的选择可以控制RIE，使用较低压力与较高衬底偏差可以对沟道形状与大小提供优选的控制，可以使用双重曝光或者多重曝光光刻技术，这些技术的实施例概述于Ping Xie et al. (2009)，如前所引述，可以定时刻蚀的最后阶段，以建立在沟道底部处的刻蚀停止。此后可以实行存储阵列装置注入1808。选择性地此后在程序1808’在存储阵列上形成硅化物1920，以及形成介电填充1940，适合用于填充沟道的材料为介电质，以及适合的介电材料包含，例如，优选可以是氧化物(举例，氧化硅，如SiO2)以及氮化物(举例，氮化娃，如SiN)，低K介电材料(如掺杂SiO2，例如)，以及优选可以是具有低热导系数的材料， 介电质可以经由，例如，物理气相沉积(PVD)艺，或者化学气相沉积(CVD)艺形成，可以在沟道填充后实行平坦化步骤(经由，例如，化学机械研磨，CMP)，结果显示于图19A、图19B与图19C的190处。在继续的阶段1809图案化(经掩模与刻蚀)周边区域内的逻辑栅(举例，2010 与2010’)，每个经图案化的逻辑栅(举例，栅2010)包含叠层在栅氧化物2013上的栅结构 2011，结果显示于图20A与图20B的200处，适合用作为逻辑栅掩模的材料包含光阻，适合的刻蚀技术其移除未受掩模遮蔽的栅材料但是并不移除绝缘结构。在继续的阶段1810实行周边装置注入以形成源极与漏极区域，且此后在周边区域中邻近栅叠层(2010)处与在介电沟道绝缘结构(2012)的暴露表面处形成介电间隙物， 结果显示于图21A与图21B的210处。在继续的阶段1812从存储阵列区域移除栅氧化层与氮化硅层，结果显示于图22A 与图22B。在继续的阶段1813可以在硅化物2310与2320形成之后实行选择性地额外阵列装置注入，结果显示于图23A与图23B的230处。
在继续的阶段1814周边区域由掩模2402所保护，其结果例如显示于图24A与图 24B 的 240 处。在继续的阶段1815在存储阵列区域内形成多个间隙物，以缩减覆盖存取装置的硅化物2310的暴露面积的尺寸，这样以至于只留下小接触面积被暴露，其结果显示于图 25A与图25B。间隙物可以经由，例如，沉积一层介电材料在表面上且然后使用非等向性刻蚀以形成孔隙以暴露小面积的用来接触的下层硅化物，这个小接触面积是，作为工艺的结果，与所覆盖存取装置对准(“自对准”)，并也将与字线和位线的相交对准，如下所描述。在经由以底部电极材料2706如，例如，TiN填充孔隙或者开口并平坦化之后，其结果显示于图25A与图25B的250处。在继续的阶段1816字线介电层2602形成在由阶段1815所导致的经平坦化表面上，且在阶段1817在第二关键掩模步骤中字线沟道穿过字线介电层而形成，其结果显示于图26A与图25B的260处。此后相变材料2702沉积进入字线沟道，接触底部电极，以及顶部电极材料2704沉积在其上并接触相变材料2702，平坦化结果结构，其结果显示于图27A与图27B的270处。在继续的阶段1819电极涂覆2802，例如在该结构上形成硅磷酸玻璃(BPSG)，并平坦化BPSG，然后形成接触以将在存储阵列内与周边内的结构耦接到结构的顶部表面，接触 2816是耦接到掺杂区域2815并延伸到介电质2802的顶部表面，在此其可以存取覆盖电路， 接触2616是耦接到顶部电极2704并延伸到介电质206的顶部表面，在此其可以存取覆盖电路。如上所述，其它相变存储阵列构造被仔细考虑，例如，图29显示具有孔隙结构的构造，其中在孔隙中的相变材料2910插塞接触其下的硅化物并接触覆盖条状相变材料 2902，其受到电极2904的覆盖所转变，接触2916耦接到顶部电极2904并延伸到介电质 2922的顶部表面，在此其可以存取覆盖电路，以及，例如，图30显示具有孔隙结构的构造， 其中在孔隙中的相变材料3010插塞接触其下的硅化物并接触覆盖电极3004，接触3016耦接到顶部电极3004并延伸到介电质3022的顶部表面，在此其可以存取覆盖电路。其它实施例在权利要求之中。以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
权利要求
1.一种可编程存储装置，其特征在于，包括具有包括一周边区域与一存储阵列区域的一表面的一半导体衬底本体；在该存储阵列区域的一可编程存储阵列以及在该周边区域的该衬底表面的一逻辑装置层；该存储阵列包括形成在该衬底本体的多个存取装置以及形成在该衬底表面的多个可编程存储元件，其中这些存取装置与这些存储元件是在多个位线与多个字线的多个交点处对准，以及这些位线是与这些可编程存储元件与这些存取装置自对准。
2.根据权利要求1所述的可编程存储装置，其特征在于，这些字线是与这些可编程存储元件与这些存取装置自对准。
3.根据权利要求1所述的可编程存储装置，其特征在于，在该存储阵列内的多个存储单元具有等于4D2的一面积，D是关于字线宽度与字线之间的分隔距离的总和的二分之一。
4.根据权利要求1所述的可编程存储装置，其特征在于，在该存储阵列内的多个存储单元具有等于4D2的一面积，D是关于使用于制造这些存储单元的一光刻工艺的名义特征尺寸。
5.一种制作一可编程存储阵列的方法，其特征在于，包括提供具有覆盖一存储阵列区域与一周边区域的一表面的一半导体衬底； 沉积在该衬底表面上的一栅氧化层和一栅层；使用一共同掩模在该存储阵列区域与该周边区域两者上形成平行于一第一方向的多个第一沟道绝缘结构；移除该共同掩模并形成在该栅层与该第一沟道绝缘结构上的一氮化硅层； 形成平行于垂直该第一方向的一第二方向的多个第二沟道； 形成在该存储阵列区域上的一介电填充；在该周边区域使用一逻辑掩模图案化该周边栅氧化层与栅层以形成多个逻辑栅；在该周边区域执行一装置注入以形成源极与漏极区域；形成在该存储阵列区域与该周边区域上的一介电填充并平坦化该介电填充；移除该氮化硅层与该栅层与在该存储阵列上的该栅氧化层以形成多个字线沟道；形成在该存储阵列区域内的该第一与第二沟道绝缘结构上的多个间隙物以形成孔隙；以及在该字线沟道内形成至少一存储单元或者字线。
6.根据权利要求5所述的方法，其特征在于，还包括一或者更多 在形成该第二沟道后，形成一第一存储阵列硅化物；先于形成在该存储阵列区域与该周边区域上的该介电填充前，形成一周边区域硅化物；先于形成在该存储阵列区域内的这些间隙物前，形成一第二存储硅化物。
7.根据权利要求5所述的方法，其特征在于，还包括在下列一或者更多阶段形成存储存取装置注入先于沉积在该衬底表面上的该栅氧化层前，在形成该第二沟道后，或者先于形成在该存储阵列区域内的这些间隙物前。
8.根据权利要求5所述的方法，其特征在于，还包括在下列一或者更多阶段形成覆盖该周边区域的该衬底的周边装置注入先于沉积在该衬底表面上的该栅氧化层前，或者在形成该逻辑栅后。
9.根据权利要求5所述的方法，其特征在于，形成这些第二沟道包括形成在该氮化硅层上的一掩模以及，使用该掩模，刻蚀以形成该第二沟道。
10.根据权利要求5所述的方法，其特征在于，形成这些存储单元包括 沉积在该字线沟道内的一可编程存储材料，以及形成在该可编程存储材料上的一顶部电极。
11.根据权利要求5所述的方法，其特征在于，形成这些存储单元包括 沉积在该字线沟道内的一底部电极材料，沉积在该底部电极材料上的一可编程存储材料，以及形成在该可编程存储材料上的一顶部电极。
12.根据权利要求5所述的方法，其特征在于，形成这些存储单元包括形成在该存储阵列区域与该周边区域上的一掩模，该掩模经图案化以形成字线沟道；以及沉积在该字线沟道内的一可编程存储材料与一顶部电极。
13.根据权利要求5所述的方法，其特征在于，还包括在形成存储单元后，形成在该存储阵列区域与该周边区域上的一钝化层；以及形成穿过该钝化层至该存储阵列区域内的顶部电极与至该周边区域内的源极/漏极区域的多个接触。
全文摘要
本发明公开了一种可编程存储装置和制作可编程存储阵列的方法。该可编程存储阵列中，相变存储单元是在存取装置处与在位线与字线的交点处自对准。该制作可编程存储阵列的方法中，使用线掩模以定义位线和另一线掩模以定义字线，前段工艺(FEOL)存储单元是在同一层如同多晶硅栅，位线与字线在该装置上相交，且该存储阵列存储单元形成在位线与字线的相交处。本发明可以增加在存储单元阵列内的存储单元的密度，减少存储装置的制造的工艺成本。
文档编号H01L45/00GK102446547SQ20111004383
公开日2012年5月9日 申请日期2011年2月22日 优先权日2010年10月6日
发明者赖二琨, 龙翔澜 申请人:旺宏电子股份有限公司