专利名称：改善浅沟槽隔离侧壁粗糙度的方法
技术领域：
本发明涉及浅沟槽隔离(Shallow Trench Isolation, STI)的制备方法，尤其涉及 一种改善浅沟槽隔离侧壁粗糙度的方法。
背景技术：
随着集成电路的发展，现在的CMOS芯片通常在一块普通的硅衬底材料上集成数 以百万计的有源器件，比如NMOS晶体管和PMOS晶体管等，然后通过特定的连接实现各种复 杂的逻辑功能或模拟功能，而除了这些特定的功能外，在电路的设计过程中，通常假设不同 的器件之间一般没有其他的相互影响。因此在集成电路制造中必须能够把器件隔离开来， 这就需要隔离技术。最初的隔离技术采用局域氧化(Local Oxidation Of Silicon，L0C0S)工艺，它 具有制作简单的特点，在3 0. 35微米的工艺中被广泛采用。然而由于这种工艺在隔离 区会形成乌嘴，减少有源区的有效长度，这就大大降低了器件的集成密度。因此随着器件 向深亚微米发展，这种工艺渐渐不能满足各种性能技术上的要求，这就出现了浅沟槽隔离 (Shallow Trench Isolation，STI)技术。浅沟槽隔离技术是以氮化硅为保护层，通过光刻与蚀刻在硅单晶基板上刻出沟 槽，再填入等离子体增强化学气相淀积(PECVD)高密度氧化硅(HDP)作为介电物质，以实现 集成电路中器件之间的电学隔离。现有的浅沟槽隔离的制备方法为，在高温氧化炉管内氧化硅晶圆，成长一层约为 150 250A厚度的垫氧层(Pad Oxide Layer)。垫氧层一般由二氧化硅形成。然后，在所 述垫氧层上沉积厚度约为1500 2000A的氮化硅层(Nitride Layer)。之后，执行光掩膜 与蚀刻步骤，形成约0.4 0.5 μ m深的沟槽。然后，在沟槽的侧壁(Sidewall)上成长厚度 约为150 300A的热氧化物衬层(Thermal Oxide Liner)。接着，以化学气相淀积(CVD) 形成CVD氧化物。然后，以化学机械抛光法(CMP)抛光所述CVD氧化物。请参阅图7(a)与图7(b)，图7 (a)所示为采用现有浅沟槽隔离制备工艺所获得的 浅沟槽隔离的侧壁的CDSEM图，图7 (b)所示为所述浅沟槽隔离的侧壁所对应的粗糙度测试 结果图。如图7(b)所示，采用现有工艺所制备的浅沟槽隔离侧壁的粗糙度大于16nm，光学 损耗高达17db/cm。显然地，过大的粗糙度及光学损耗将导致器件失效。针对现有技术存在的问题，本案设计人凭借从事此行业多年的经验，积极研究改 良，于是有了本发明改善浅沟槽隔离侧壁粗糙度的方法。
发明内容
本发明是针对现有技术中，现有的浅沟槽隔离侧壁的粗糙度和光学损耗过大，导 致器件失效等缺陷，提供一种改善浅沟槽隔离侧壁粗糙度的方法。为了解决上述问题，本发明提供一种改善浅沟槽隔离侧壁粗糙度的方法，所述方 法，包括提供半导体衬底，硬掩膜的制备，底部抗反射涂层的淀积，以及浅沟槽蚀刻。其中，所述底部抗反射涂层淀积形成在所述硬掩膜上，且所述底部抗反射涂层的蚀刻气体及流量 为氦氧流量为4 Ssccm，四氟化碳与氦气的流量比率为1. 6 2. 0。可选的，所述底部抗反射涂层的厚度为500 700A。可选的，所述硬掩膜为氮化硅层。可选的，所述硬掩膜与所述半导体衬底之间形成垫氧层。综上所述，综上所述，本发明通过采用薄的底部抗反射涂层，并控制底部抗反射涂 层的蚀刻气体的成分与流量，以改善浅沟槽隔离侧壁的粗糙度，同时降低光学损耗。
图1是本发明改善浅沟槽隔离侧壁粗糙度的方法的流程图；图2是采用本发明改善浅沟槽隔离侧壁粗糙度的方法所制备的硬掩膜、底部抗反 射涂层，以及光阻层的结构示意图；图3是采用本发明改善浅沟槽隔离侧壁粗糙度的方法蚀刻形成硬掩膜开口的结 构示意图；图4是本发明改善浅沟槽隔离侧壁粗糙度的方法中用于蚀刻底部抗反射涂层的 蚀刻气体成分及流量与浅沟槽隔离侧壁粗糙度的关系图；图5是采用本发明改善浅沟槽隔离侧壁粗糙度的方法所蚀刻形成的浅沟槽结构 示意图；图6(a)是采用本发明改善浅沟槽隔离侧壁粗糙度的方法所制备的浅沟槽隔离的 侧壁的CDSEM图，图6(b)为所述浅沟槽隔离的侧壁所对应的粗糙度测试结果图；图7 (a)是采用现有浅沟槽隔离制备工艺所获得的浅沟槽隔离的侧壁的CDSEM图， 图7(b)所示为所述浅沟槽隔离的侧壁所对应的粗糙度测试结果图。
具体实施例方式为详细说明本发明创造的技术内容、构造特征、所达成目的及功效，下面将结合实 施例并配合附图予以详细说明。请参阅图1，图1所示为改善浅沟槽隔离侧壁粗糙度的方法的流程图。所述改善浅 沟槽隔离侧壁粗糙度的方法包括执行步骤Sl 如图2所示，提供半导体衬底10。所述半导体衬底10为硅基衬底， 其可为单晶硅或者多晶硅组成。执行步骤S2 请继续参阅图2，在所述半导体衬底10上淀积形成硬掩膜11。所述 硬掩膜11为氮化硅层。所述硬掩膜11的制备可以采用低压化学气相淀积方法。同时，在所述硬掩膜11与所述半导体衬底10之间可以通过热氧化法形成垫氧层 (未图示)，或者通过低压化学气相淀积方式以淀积四乙氧基硅烷(TE0Q的于半导体衬底 10上，以减少后续制程中的表面应力。所述垫氧层为二氧化硅层。执行步骤S3 请参阅图2，在所述硬掩膜11之异于半导体衬底10的一侧淀积底部 抗反射涂层12。其中，所述底部抗反射涂层12的厚度取决于微影制程中所使用的光波长。 在本实施例中，所述底部抗反射涂层12的厚度优选的为500 700A。执行步骤S4 请参阅图2，在所述底部抗反射涂层12上涂覆形成光阻层13，并进行微影图案化以形成光阻开口 131。在所述光阻开口 131底部露出部分底部抗反射涂层12 的上表面。执行步骤S5 请继续参阅图2，并结合参阅图3与图4，根据所述图案化光阻开口 131蚀刻所述底部抗反射涂层12与所述硬掩膜11，并利用反应性离子蚀刻制程以露出部分 半导体衬底10的上表面，进而形成硬掩膜开口 14。其中，以图案化光阻开口 131为掩膜，图案化底部抗反射涂层12可以是等离子体 干法蚀刻的方法。图案化底部抗反射涂层12的蚀刻气体的成分及其流量直接影响了浅沟 槽隔离侧壁的粗糙度好坏。如图4所示，在本实施例中，底部抗反射涂层12的蚀刻气体成 分及流量优选的为氦氧流量为4 Ssccm，四氟化碳与氦气的流量比率为1. 6 2. 0。执行步骤S6 如图5所示，以硬掩膜开口 14为掩膜，蚀刻所述半导体衬底10，以形 成浅沟槽15。请参阅图6 (a)，图6 (b)，图6 (a)所示为采用本发明改善浅沟槽隔离侧壁粗糙度的 方法所制备的浅沟槽隔离的侧壁的CDSEM图，图6 (b)为所述浅沟槽隔离的侧壁所对应的粗 糙度测试结果图。如图6(b)所示，所述浅沟槽隔离侧壁的粗糙度小于3nm，光学损耗小于 4nm/cm，较现有工艺所制备的浅沟槽隔离侧壁的粗糙度和光学损耗都有了显著的改善。综上所述，本发明通过采用薄的底部抗反射涂层12，并控制底部抗反射涂层的蚀 刻气体的成分与流量，以改善浅沟槽隔离侧壁的粗糙度，同时降低光学损耗。本领域技术人员均应了解，在不脱离本发明的精神或范围的情况下，可以对本发 明进行各种修改和变型。因而，如果任何修改或变型落入所附权利要求书及等同物的保护 范围内时，认为本发明涵盖这些修改和变型。
权利要求
1.一种改善浅沟槽隔离侧壁粗糙度的方法，包括提供半导体衬底，硬掩膜的制备，底部 抗反射涂层的淀积，以及浅沟槽蚀刻，其特征在于，所述底部抗反射涂层淀积形成在所述硬 掩膜上，且所述底部抗反射涂层的蚀刻气体及流量为氦氧流量为4 Ssccm，四氟化碳与 氦气的流量比率为1.6 2.0。
2.如权利要求1所述的改善浅沟槽隔离侧壁粗糙度的方法，其特征在于，所述底部抗 反射涂层的厚度为500 700A。
3.如权利要求1所述的改善浅沟槽隔离侧壁粗糙度的方法，其特征在于，所述硬掩膜 为氮化硅层。
4.如权利要求1所述的改善浅沟槽隔离侧壁粗糙度的方法，其特征在于，所述硬掩膜 与所述半导体衬底之间形成垫氧层。
全文摘要
一种改善浅沟槽隔离侧壁粗糙度的方法，包括提供半导体衬底，硬掩膜的制备，底部抗反射涂层的淀积，以及浅沟槽蚀刻。其中，所述底部抗反射涂层淀积形成在所述硬掩膜上，且所述底部抗反射涂层的蚀刻气体及流量为氦氧流量为4～8sccm，四氟化碳与氦气的流量比率为1.6～2.0。所述底部抗反射涂层的厚度为500～700A。所述硬掩膜为氮化硅层。所述硬掩膜与所述半导体衬底之间形成垫氧层。本发明通过采用薄的底部抗反射涂层，并控制底部抗反射涂层的蚀刻气体的成分与流量，以改善浅沟槽隔离侧壁的粗糙度，同时降低光学损耗。
文档编号H01L21/02GK102148184SQ20111006164
公开日2011年8月10日 申请日期2011年3月15日 优先权日2011年3月15日
发明者奚裴, 张振兴 申请人:上海宏力半导体制造有限公司