专利名称：半导体集成电路的制作方法
技术领域：
本发明涉及一种在周边部设有与外部之间的接口即I/O电路以及焊盘(pad)的半导体集成电路，特别是涉及一种相对于内部电路的规模来说，焊盘数较多的半导体集成电路。
背景技术：
以前，在作为半导体芯片的半导体集成电路中，如图M所示，多个I/O电路1与焊盘2，在内部电路3的外面的周边部排列配置成一级。近年来，对应于工艺的细微化，能够在1个半导体集成电路中设置比以前更多的功能，作为与外部之间的接口而设置的I/O电路以及焊盘数也在增加。但是，存储器电路或逻辑电路等中使用的低耐压型晶体管，以及模拟电路或I/O电路等中使用的高耐压型晶体管中，细微化所带来的面积缩小效果不同，与因制造处理的细微化引起面积大幅缩小的存储器电路或逻辑电路等相比，模拟电路或I/O电路面积几乎没有缩小。该面积缩小效果的不平衡，导致模拟电路或I/O电路所占面积的比例提高。例如图25所示，如果对包括存储器电路或逻辑电路等的内部电路3，在外围设置半导体集成电路所必需的个数的I/O电路以及焊盘，则I/O电路1以及焊盘2的排列所形成的外周框变得比内部电路3大，在内部电路3与I/O电路1以及焊盘2之间产生很大的空间，产生无效的区域，因此即使制造工艺细微化，也存在面积无法缩小的缺点。因此，以前提出了一种焊盘的配置方法，例如图沈所示，通过将焊盘排列成2级， 使得内部电路3的面积与I/O电路1以及焊盘2的排列所形成的外周框之间的平衡良好， 通过这样，与以一级排列设置焊盘的情况相比，即使设置很多焊盘，也能够有效缩小半导体集成电路的面积。该提案例如公开在专利文献1中。专利文献1特开平-45723号公报但是，在如上将焊盘设置成两级的情况下，该两级焊盘用I/O电路被设为与设置的多个焊盘的大小以及配置间距对应的宽度、高度。另外，排列在外周的多个I/O电路中， 为了分别给其供电，在内部形成有在I/O电路的排列方向上延伸的电源布线，在各个I/O电路相邻排列设置时，内部的电源布线之间相连接，一般形成为环状。据此，即使是2级焊盘用I/O电路，也能与1级焊盘用I/O电路一样，形成为宽度以及高度被限定为一种的形状。根据该事实，将焊盘设置成了 2级的上述以前的半导体集成电路中，即使在几乎不需要将焊盘个数在半导体集成电路的所有边中都设置成2级的情况下，也将焊盘在整个外围设置成2级，因此会产生信号的输入输出中不使用的多余的焊盘。关于这样的多余的焊盘，以前分配电源，出于顶降低的目的而用来强化电源。但是，将焊盘设置成了 2级的上述以前的半导体集成电路中，如图25所示，虽然与将焊盘设置成了 1级的半导体集成电路相比，能够缩小面积，但即使在该将焊盘设置成了 2 级的半导体集成电路中，在例如有5个焊盘多余时，如果设置5个多余的焊盘2，便如图沈中虚线所示，面积会相应地增大该5个多余焊盘2的设置所需要的面积，从而削弱了面积减小效果。
发明内容
本发明着眼于上述课题，目的在于在外周设有多级焊盘的半导体集成电路中，减少多余焊盘的个数，进一步提高面积削减效果。为实现上述目的，本发明中I/O电路并不限于一种，而是使用1级焊盘用I/O电路或多级焊盘用I/O电路中的两种I/O电路，调整焊盘个数。此时，在使用至少两种I/O电路的情况下，在将该不同种类的2个I/O电路并排配置时，假设这两个I/O电路间，内部的电源布线彼此没有良好地连接，从而需要配置在这两个I/O电路间良好地连接电源布线的区域，但要对该区域的配置花费功夫，使得面积的削减效果不被降低。也即，技术方案1所述的发明的半导体集成电路，具有内部电路；以及排列设置在上述内部电路的外部，将上述内部电路的信号输出到外部或将外部的信号输入到上述内部电路中，且上方能够设置焊盘的多个I/O电路，上述多个I/O电路通过在朝向上述内部电路的方向上述焊盘被设置η (η为1以上的整数)级的η级用I/O电路；以及在朝向上述内部电路的方向上述焊盘被设置η的整数)级的m级用I/O电路这样的、在朝向上述内部电路的方向上的高度不同的至少两种I/O电路构成。技术方案2所述的发明是根据上述技术方案1所述的半导体集成电路，其特征在于上述多个I/O电路，在η级用I/O电路以及m级用I/O电路分别具有在I/O电路排列方向上延伸的电源布线，且至少1个电源布线从外端起的高度位置不同；排列配置的η级用 I/O电路与m级用I/O电路之间，形成有电源布线转接区域，在该电源布线转接区域形成了用来将该η级用I/O电路与m级用I/O电路的电源布线之间连接起来的电源布线。技术方案3所述的发明是根据上述技术方案2所述的半导体集成电路，其特征在于上述η级用I/O电路及m级用I/O电路，位于形成半导体集成电路的角部的2边的端部；上述电源布线转接区域形成在上述角部。技术方案4所述的发明是根据上述技术方案1所述的半导体集成电路，其特征在于上述多个I/O电路，在η级用I/O电路以及m级用I/O电路分别具有在I/O电路排列方向上延伸的电源布线，且至少1个电源布线从外端起的高度位置不同；排列配置且相邻的η 级用I/O电路与m级用I/O电路之间，隔开有给定距离。技术方案5所述的发明是根据上述技术方案1所述的半导体集成电路，其特征在于上述多个I/O电路，在η级用I/O电路以及m级用I/O电路分别具有在I/O电路排列方向上延伸的电源布线，且至少1个电源布线从外端起的高度位置不同；排列配置且相邻的η 级用I/O电路与m级用I/O电路之间，设有静电放电保护用保护电路。技术方案6所述的发明是根据上述技术方案2 5中任一个所述的半导体集成电路，其特征在于上述η级用I/O电路所具有的电源布线与上述m级用I/O电路所具有的电源布线，根数互不相同。
技术方案7所述的发明是根据上述技术方案2 6中任一个所述的半导体集成电路，其特征在于上述η级用I/O电路所具有的电源布线与上述m级用I/O电路所具有的电源布线，布线宽度互不相同。技术方案8所述的发明是根据上述技术方案2 7中任一个所述的半导体集成电路，其特征在于上述η级用I/O电路所具有的电源布线与上述m级用I/O电路所具有的电源布线，形成在互不相同的布线层。技术方案9所述的发明是根据上述技术方案2 8中任一个所述的半导体集成电路，其特征在于上述η级用I/O电路所具有的电源布线，与上述m级用I/O电路所具有的电源布线，形成的布线层数互不相同。技术方案10所述的发明是根据上述技术方案1 9中任一个所述的半导体集成电路，其特征在于上述半导体集成电路是具有4边的长方形；在互相相向的2组的2边中的1组的2边上，设置同一种类的η级用或m级用I/O电路；另一组的2边中的1边，设有与上述1组的2边上所设置的η级用或m级用I/O电路级数不同的I/O电路。技术方案11所述的发明是根据上述技术方案1 10中任一个所述的半导体集成电路，其特征在于半导体集成电路的1边上，排列配置有多个η级用I/O电路；配置在上述1边上的多个η级用I/O电路的配置间距，考虑排列设置在其他半导体集成电路的1边上的多个I/O电路的配置间距而设定。技术方案12所述的发明的多芯片模块，具有构成如上述技术方案1 11中任一个所述的半导体集成电路的半导体芯片、以及构成其他半导体集成电路的半导体芯片，设置在上述技术方案11所述的半导体集成电路的上述1边上的多个η级用I/O电路、与设置在上述其他半导体集成电路的1边上的多个I/O电路，相向且通过芯片间布线相连接。在本发明的一实施例中，在所述半导体集成电路中，多个上述η级用I/O电路和多个上述m级用I/O电路排列配置，上述排列设置的多个η级用及m级用I/O电路的全体中， 在朝向内部电路的方向设置的焊盘数量为多个，且在上述多个η级用I/O电路中设置的多个焊盘彼此错开成锯齿状配置，并且在上述多个m级用I/O电路中设置的多个焊盘也彼此错开成锯齿状配置。技术方案14所述的发明是根据上述技术方案1 13中任一个所述的半导体集成电路，其特征在于在所具有的η级用I/O电路及m级用I/O电路全体中，位于给定级的焊盘的总数，与位于比上述给定级高一级的级中的焊盘的总数互不相同。技术方案15所述的发明是根据上述技术方案1 14中任一个所述的半导体集成电路，其特征在于上述η级用I/O电路与m级用I/O电路，排列方向的宽度互不相同。技术方案16所述的发明是根据上述技术方案1 15中任一个所述的半导体集成电路，其特征在于上述η级用I/O电路与m级用I/O电路互相之间，漏极直接连接焊盘的晶体管的总栅极宽度相等。技术方案17所述的发明是根据上述技术方案16所述的半导体集成电路，其特征在于上述η级用I/O电路与m级用I/O电路中，漏极直接连接焊盘的同一导电型的晶体管为多指构造；上述各个多指构造互相之间，栅极宽度相等。技术方案18所述的发明是根据上述技术方案1 17中任一个所述的半导体集成电路，其特征在于上述η级用I/O电路与m级用I/O电路互相之间，实现相同功能的晶体管的栅极长度相等。技术方案19所述的发明是根据上述技术方案1 17中任一个所述的半导体集成电路，其特征在于上述η级用I/O电路与m级用I/O电路互相之间，实现相同功能的晶体管的栅极宽度相等。技术方案20所述的发明是根据上述技术方案1 19中任一个所述的半导体集成电路，其特征在于上述η级用I/O电路的排列方向的宽度，比上述m级用I/O电路的排列方向的宽度大；上述η级用I/O电路的朝向内部电路的方向的高度，比上述m级用I/O电路的朝向内部电路的方向的高度低。如上所述，技术方案1 15中所述的发明中，由于使用朝向内部电路的方向上排列的焊盘级数不同的至少两种级数的I/O电路，因此例如在以前的图沈的半导体集成电路中，在上边、下边以及左边排列2级焊盘用I/O电路，在右边排列1级焊盘用I/O电路，则就能够削减图中所示的虚线右侧的区域，从而能够进一步削减半导体集成电路的面积。并且，能够将I/O电路的数据作为元件数据库(library)而再利用。即，以前是对应于内部电路的大小或必需焊盘数，独立设置焊盘的级数或I/O电路的高度、宽度，削减半导体集成电路的面积，但由于是专用的I/O电路，因此很难再用于新的半导体集成电路。但是，本发明中，由于通过η级用I/O电路与m级用I/O电路的组合来削减半导体集成电路的面积，因此不需要将这些η级用及m级用I/O电路设为特定的半导体集成电路专用。因此， 只通过将现有的η级用及m级用I/O电路组合起来，就能够应对新的多种多样的半导体集成电路。特别是技术方案3所述的发明中，由于电源布线转接区域形成在半导体集成电路的角部，因此能够有效利用该角部，并且还能够在除了该角部的半导体集成电路的各边上， 只配置多个I/O电路及焊盘。另外，技术方案6所述的发明中，在构成半导体集成电路的角部的2边中，互不相同的级数的2个I/O电路位于相邻的位置。因此，如果这两个I/O电路都是例如用于2级的焊盘，则4个焊盘密集地位于在该角部附近，因此在安装到半导体封装中时，通过引线将这些焊盘连接到半导体封装的各个焊盘上的作业变得困难，但例如2级焊盘用I/O电路与 1级焊盘用I/O电路相邻时，只有3个焊盘位于角部附近，因此上述引线的连接变得比较容易ο进而，技术方案7 10所述的发明中，η级用I/O电路与m级用I/O电路的种类彼此不同，因此能够独立设定内部所配置的电源布线的根数或布线宽度，或所配置的布线层及其布线层数，并使其互不相同。另外，技术方案11及12所述的发明中，在设置了具有本半导体集成电路的半导体芯片以及具有其他半导体集成电路的半导体芯片双方的多芯片模块中，使得本半导体集成电路的1边与上述其他半导体集成电路的1边相向设置，并通过引线将设置在各个1边中的多I/O电路的焊盘连接起来的情况下，由于这些半导体集成电路的I/O电路的配置间距几乎相等，因此能够使得连接各个焊盘的各个引线的长度也互相相等且都较短。所以，不但能够提高组装的容易性，还能够抑制输入输出不同的信号的焊盘间的特性的偏差，并且得到高速的接口特性。另外，技术方案16 20中所述的发明中，级数不同的多种I/O电路互相之间，各自的I/O电路的电特性相等，因此在将这些I/O电路混合安装在1个半导体集成电路中的情况下，也不需要考虑给这些半导体集成电路的各个信号端子分配哪个级数的I/O电路， 提高了信号端子的配置的自由度。如上所述，根据技术方案1 15中所述的发明，由于使用了焊盘级数不同的至少两种I/O电路，因此能够进一步削减半导体集成电路的面积，并且还起到了将I/O电路的数据作为元件数据库而再利用的效果。特别是根据技术方案3所述的发明，由于电源布线转接区域形成在半导体集成电路的角部，因此能够有效利用该角部，防止该电源布线转接区域的存在所引起的半导体集成电路的面积削减效果的降低。另外，根据技术方案6所述的发明，能够避免位于本半导体集成电路的角部的焊盘的密集，从而能够将这些焊盘容易地安装到半导体封装中。进而，根据技术方案7 10所述的发明，能够在η级用I/O电路与m级用I/O电路，分别独立设定内部所配置的电源布线的根数或布线宽度，或所配置的布线层及该布线层数。此外，根据技术方案11及12所述的发明，在将本半导体集成电路与其他半导体集成电路组合起来作为多芯片模块的情况下，除了组合的容易性之外，还能够抑制焊盘间的信号传播特性的偏差，并且得到高速的接口特性。另外，根据技术方案16 20所述的发明，在级数不同的多种I/O电路互相之间， 这些I/O电路的电特性相等，因此即使在将这些I/O电路混合安装在1个半导体集成电路中的情况下，也不需要考虑将这些半导体集成电路的各个信号端子分配给哪个级数的I/O 电路，能够实现信号端子的配置自由度的提高。
图1是本发明的第1实施方式的半导体集成电路的示意图。图2表示是第1实施方式的半导体集成电路的变形例的3(a)为表示图1的半导体集成电路中具有的1级用I/O电路内的电源布线的样子的图，图3(b)为表示图1的半导体集成电路中具有的2级用I/O电路内的电源布线的样子的图。图4为表示该半导体集成电路中设置的电源布线转接区域的图。图5为表示设有该电源布线转接区域的半导体集成电路的图。图6为该半导体集成电路的I/O电路的电源布线不为环状的情况下，1级用I/O电路与2级用I/O电路之间以给定距离隔开设置的布局的图。图7为该半导体集成电路的I/O电路的电源布线不为环状的情况下，1级用I/O电路与2级用I/O电路之间设有ESD保护电路的图。图8为表示本发明的第2实施方式的半导体集成电路的图。图9为表示该半导体集成电路中具有的电源布线转接区域内的电源布线的布局的图。图10为表示该半导体集成电路的变形例的图。图11为表示第2实施方式的半导体集成电路的另一变形例的图。
图12为表示本发明的第3实施方式的半导体集成电路的图。图13为表示从图12的半导体集成电路的结构中去除了焊盘的图。图14为表示该半导体集成电路的第1变形例的图。图15为表示该半导体集成电路的第2变形例的图。图16为表示该半导体集成电路的第3变形例的图。图17为表示该半导体集成电路的第4变形例的图。图18为表示该半导体集成电路的第5变形例的图。图19(a)为表示本发明的第4实施方式的半导体集成电路中的1级用I/O电路内的电源布线的布局的图，图19(b)为表示该半导体集成电路中的2级用I/O电路内的电源布线的布局的图。图20(a)为表示第4实施方式的半导体集成电路中的1级用I/O电路内的电源布线的另一布局的图，图20(b)为表示该半导体集成电路中的2级用I/O电路内的电源布线的另一布局的图，图20(c)为图20(a)的B-B线剖面图，图20(d)为图20(b)的A-A线剖面图。图21 (a)为表示本发明第4实施方式的给半导体集成电路中的1级用I/O电路的焊盘提供电位的布线的布局图，图21(b)为图21 (a)的c-c线剖面图，图21 (c)为表示给该半导体集成电路中的2级用I/O电路的焊盘提供电位的布线的布局图，图21 (d)为图21 (c) 的d-d线剖面图。图22(a)为表示本发明的第5实施方式的多芯片模块的图，图22 (b)为图22(a) 的虚线包围起来的部分的放大图。图23为表示与第5实施方式的多芯片模块成对比的多芯片模块的结构的图。图M为表示以前的半导体集成电路的图。图25为表示该半导体集成电路的必需焊盘数增加了的情况的图。图沈为表示降低了必需焊盘数增加的情况下的缺点的半导体集成电路的图。图27为表示作为本发明的第6实施方式的半导体集成电路的I/O电路的电路图。图观为该I/O电路由2级用I/O电路构成的情况下的布局图。图四为该I/O电路由1级用I/O电路构成的情况下的布局图。图中1...2级用I/O电路，2... 1级用I/O电路，3...焊盘，4...内部电路， 5...半导体集成电路，6. .. 3级用I/O电路，10a、10b、10c. . . VDD电源布线，11a、lib、 11c. . .VSS电源布线，A、A’ ...电源布线转接区域，13. ..ESD保护电路，C...角部，16、 17...给焊盘提供电位的布线，20、21...半导体芯片，25...芯片间布线，31...预缓冲电路，32...输出晶体管，33. . .ESD保护晶体管，34...输入电路，35...焊盘，MFp、MFn、MFpl、 MFp2、MFnl、MFn2...多指构造。
具体实施例方式下面对照附图，对本发明的实施方式进行说明。(第1实施方式)图1中示出了本实施方式的半导体集成电路。图中的作为半导体芯片的半导体集成电路5为长方形，中央部中设有内部电路4。在上述内部电路4的外面，沿着外周的4边设有多个I/O电路1、2。这些I/O电路用来将上述内部电路4的信号输出到外部或将外部的信号输入到上述内部电路4中，焊盘3设置在其上方。上述多个I/O电路存在有两种，I/O电路1是能够将2个焊盘3设置在面向上述内部电路4的方向的m(m = 2)级用I/O电路，I/O电路2是能够将1个焊盘3设置在面向上述内部电路4的方向的n(n= l(n<m))级用I/O电路。在排列的多个2级用I/O电路1 中，多个焊盘3在面向内部电路4的方向及半导体集成电路5的边缘方向上错开，呈锯齿状设置。1级用I/O电路1与2级用I/O电路1中，所设置的焊盘3的形状相同。2级用I/O 电路1中，由于将焊盘设置成锯齿状的关系，还设定为该2级用I/O电路1排列方向的宽度W2比1级用I/O电路2的宽度Wl窄，且朝向内部电路4的方向的高度H2比1级用I/O 电路2的高度Hl高。另外，位于外面的第1级焊盘3的总数在图中为22个，位于内侧的2 级用焊盘3的总数为11个，位于外面的焊盘3的总数多。图2中例示了本实施方式的另一半导体集成电路。图中所示的半导体集成电路5， 与图1的半导体集成电路的I/O电路的种类不同，设有2级用I/O电路1与3级用I/O电路6这两种I/O电路。设置焊盘的级数比1级多的I/O电路1、6中，在半导体封装的安装时，由于连接的引线的长度比内侧的焊盘长，因此被分配为低速接口用，1级的I/O电路2被分配为高速接口用。另外，图1与图2中，例示了具有两种I/O电路的半导体集成电路，但本发明当然也可以设置焊盘的级数为3种以上的I/O电路。另外，设置焊盘3的级数并不仅限于1级、 2级、3级。如上所述，本实施方式中，设有焊盘的级数不同的至少两种I/O电路1、2、6。因此， 例如将图1与以前的图沈相比就可以发现，表示本实施方式的图1中，右边的I/O电路为1 级用，因此与图沈的半导体集成电路的I/O电路都为2级用的构成相比，面积能够减少图 26中所示的虚线右侧的区域部分。图3中示出了上述图1的半导体集成电路中具有的1级用I/O电路2与2级用I/ 0电路1中设置的电源布线(电源干线)的布局。该电源布线沿着半导体集成电路的4边呈环状作为I/O电路用电源供给而设置在I/O电路内。图3 (a)中所示的1级用I/O电路2 中，3根给定电压VDD用VDD电源布线IOa和3根接地电压VSS用VSS电源布线1 Ia在I/O 电路2的排列方向(图中横向)上延伸设置。图3(b)中所示的2级用I/O电路2中，6根 VDD电源布线IOb与6根VSS电源布线lib在I/O电路2的排列方向上延伸设置。图3 (a) 以及(b)中，ESDp是静电放电(ESD)用单位电容的ρ沟道晶体管多个排列设置而成的ESDp 保护区域，ESDn是静电放电(ESD)用单位电容的η沟道晶体管多个排列设置而成的ESDn保护区域，两保护区域的面积几乎相同。这些保护区域为了有效保护ESD，而将ESDp保护区域 ESDp设置在上述VDD电源布线10a、IOb的正下方，将ESDn保护区域ESDn设置在上述VSS 电源布线IlaUlb的正下方。图3 (a)的1级用I/O电路2中宽度Wl较大，图3 (b)的2级用I/O电路1中宽度W2较小(W2 < Wl)，因此2级用I/O电路1中的保护区域ESDp、ESDn， 与1级用I/O电路2中的保护区域ESDp、ESDn相比，成为在高度方向上延伸的形状。因此， 2级用I/O电路1中的电源布线IObUlb也在高度H2方向上设置得较多，与1级用I/O电路2中的电源布线10a、11a的根数(3根)相比，设定为6根。其结果是，1级用I/O电路2 与2级用I/O电路1中，VDD电源布线10a、10b相互间以及VSS电源布线IlaUlb相互间， 从I/O电路的外端(图3(a)、(b)中为下端)起的高度位置不同。这样，由于在1级用与2 级用I/O电路1、2间电源布线的高度位置不同，故1级用I/O电路2与2级用I/O电路1 相邻的情况下，需要设置用来连接二者的电源布线的电源布线转接区域。图4为表示这样的电源布线转接区域的图。图中，相邻的1级用I/O电路2与2 级用I/O电路1之间设有空间，在该空间中，设置了电源布线转接区域A，在该电源布线转接区域A设置有连接VDD电源布线10a、10b的转接用VDD电源布线10c、以及连接VSS电源布线11a、11b的转接用VDD电源布线11c。图5中示出了设有上述电源布线转接区域A的半导体集成电路的一个例子。图中， 电源布线转接区域A在半导体集成电路5的两个边上，分别设置在各个边的中间。另外，在不需要将I/O电路用电源布线如上所述配置成环状的情况下，如图6所示，可以将1级用I/O电路2与2级用I/O电路1隔开给定距离D进行设置即可。该给定距离D是满足半导体集成电路的制造工艺中的设计规则的距离。另外，可以如图7所示，1 级用I/O电路2的VSS电源布线Ila与2级用I/O电路1的VSS电源布线11b，通过使用了二极管元件的ESD保护电路13相连接，确保ESD耐压。这种情况下，VDD电源布线10a、 IOb间不连接。(第2实施方式)接下来对本发明的第2实施方式进行说明。图8中示出了本实施方式的半导体集成电路。该半导体集成电路中，在上边、下边、以及左边上设置有2级用I/O电路1，在右边上设置有1级用I/O电路2。在该半导体集成电路5的右下部以及右上部这两处的角部C上，设有在1级用I/O电路2与2级用I/ 0电路1之间转接电源布线的电源布线转接区域A。也即，换而言之，本实施方式采用半导体集成电路5的各边上设有同一种类的I/O电路的构成，并不在一边上将I/O电路的种类从1级用变更成2级用或从2级用变更成1级用，而是变更在角部上设置焊盘的级数。若要例示出右下部的角部C上所设置的具体情况，则上述电源布线转接区域A的内部构成为图9所示的构成。这样，如果在角部C上设置电源布线转接区域A，产生了以下效果。即，电源布线转接区域A的形状由于其内部的电源布线10c、llc具有如图4所示的在倾斜方向上延伸的部分，所以并不是四边形，因此，如果将电源布线转接区域A如上述第1实施方式的图5所示，设置在半导体集成电路5的1边的中间，则根据图5可以得知，用来设置内部电路4的区域变成复杂的形状而不是四边形。因此，在内部电路4进行信号布线的配置、布线处理复杂化，从长方形向外突出的区域因各种情况而变成无用的区域。与此相对，本实施方式中， 如图8所示，能够将设置内部电路4的区域保持为长方形。本实施方式中，着眼于半导体集成电路的角部只起到在电源干线的连接或组装所需要的标记等的配置中使用的功能，有效利用该角部。图10中示出了本实施方式的变形例，并非如上述图8中在下边设置2级用I/O电路1，而是设有1级用I/O电路2。伴随着该变更，电源布线转接区域A设置在左下部的角部C，而不是右下部的角部C。
图11中示出了另一变形例。图中，2级用I/O电路1设置在右边以及下边，3级用 I/O电路6设置在上边以及左边。因此，电源布线转接区域A’设置在右上部以及左下部的两个角部。(第3实施方式)接下来说明本发明的第3实施方式。图12中示出了本实施方式的半导体集成电路。图13示出了从图12的半导体集成电路的结构中去除了焊盘3之后的图。本实施方式考虑了将本半导体集成电路安装在半导体封装中时的引线连接的容易性。图中的半导体集成电路5中，在上边与下边这相向的两边上，排列设置有1级用1/ 0电路2，在左边及右边这相向的两边上，排列设置有2级用IO电路1。因此，电源布线转接区域A设置在全部4个角部上。换而言之，各个角部上，1级用I/O电路2与2级用I/O电路1相邻，2级用I/O电路1彼此不相邻。因此，本实施方式中，各个角部附近，1级用I/O电路2与2级用I/O电路1相邻， 所以与2级用I/O电路1彼此相邻的情况相比，角部附近的焊盘3的配置密度降低。因此在将这些角部的各个焊盘通过引线连接到半导体封装的各个管脚上进行安装时，或在晶片检查中用探针接触各个焊盘时，能够良好且简便地进行作业。一般来说，角部中的焊盘的配置密度越高，半导体封装内的布线的环绕便增加，布线长度增加，使得各个布线的长度均等变得可能，导致信号的传播特性恶化，但本实施方式中能够减轻这样的情况。图14中示出了图12的半导体集成电路的变形例，在上边及下边这两个相向的边上，排列设置有2级用1/0电路1，在左边及右边这相向的两边上，排列设置有3级用IO电路6。图15表示在图14的半导体集成电路中，将设置在角部附近的焊盘3删除了几个，进一步降低了焊盘3的配置密度的构成。图16中示出了另一变形例。图中的半导体集成电路5，在左边及右边这相向的两边上，排列设置有1级用I/O电路2，在上边排列设置有2级用1/0电路1，在下边排列设置有1级用1/0电路2。因此，本变形例中，由于只在左上部以及右上部的角部中，1级用I/O 电路2与2级用I/O电路1相邻，因此能够使得设置两种级数用I/O电路的情况下的角部上的焊盘3的配置密度最低。图17的结构是在图16的半导体集成电路中，将1级用I/ 0电路2变更成了 2级用I/O电路1，将2级用I/O电路1变更成了 3级用I/O电路6。图 18的半导体集成电路，在上边及下边这相向的两边上，排列设置有3级用I/O电路6，在右边排列设置有2级用1/0电路1，在左边排列设置有3级用1/0电路6。因此，该变形例中右上部及右下部的两个角部上，2级用I/O电路1与3级用I/O电路6相邻，从而能够降低该角部附近的焊盘3的配置密度。(第4实施方式)图19中示出了本发明的第4实施方式。图中，示出了在上述图1的半导体集成电路中所具有的1级用I/O电路2与2级用I/O电路1中，设置在其内部的电源布线的布局结构。图19(a)所示的1级用I/O电路2与图19(b)所示的2级用I/O电路1分别是不同的I/O电路，因此其内部设置的VDD电源布线10a、10b以及VSS电源布线IlaUlb的形状与根数也能够独自设定。因此，1级用I/O电路2与2级用I/O电路1之间，将VDD电源布线10a、10b的根数独自设为3根与5根，并使其布线宽度也互不相同，将1级用I/O电路 2中的布线宽度设置的较窄。图20中示出了本实施方式的变形例。图20(a)的1级用I/O电路2以及图20(b) 的2级用I/O电路1，互相被设为与VDD电源布线10a、10b以及VSS电源布线IlaUlb的布线宽度相同的宽度，但表示图20(a)、(b)的c-c线剖面以及d-d线剖面的图20(c)、(d) 中，在该图20(c)的1级用I/O电路2的VDD电源布线IOa以及VSS电源布线Ila布线在第2布线层，在第1及第3布线层中，布线有I/O电路2内的信号布线15。另外，图20(d) 的2级用I/O电路1的VDD电源布线IOb以及VSS电源布线lib布线在第3布线层中，第1 及第2布线层中，布线有I/O电路2内的信号布线15。这样，本变形例中，1级用I/O电路 2与2级用I/O电路1之间，可以使得设置在内部的电源布线的布线层不同。图21中示出了本实施方式的另一变形例。图21(a)的1级用I/O电路2中，给内部电路4 (图21中位于上方)提供电位的布线16，如图21 (b)所示，与焊盘3在同一个布线层中朝向焊盘3布线。与此相对，图21(c)所示的2级用I/O电路1中，给内部电路4提供电位的布线17，与位于内侧(图中为上侧)的相邻焊盘:3b、3c冲突，无法在与焊盘3a在同一个布线层中朝向位于外部(图中为下侧)的焊盘3a进行布线，因此，如图21(d)所示，经多个过孔18布线在1层下的布线层中。结果，1级用I/O电路2中，布线有2级用I/O电路 1的焊盘电位提供用布线17的布线层变成自由状态，因此采用在该布线层中布线用来强化上述VDD电源布线IOa以及VSS电源布线Ila的子VDD电源布线10a’以及子VSS电源布线11a’，并提供过孔19连接两布线的构成。因此，本变形例中，采用在1级用I/O电路1中，电源布线被布线在两个布线层中， 在2级用I/O电路1中被布线在1个布线层中，1级用与2级用I/O电路1、2间，布线有电源布线的布线层数不同的构成。这样的构成，由于1级用与2级用I/O电路1、2能够通过不同的电路独立设计，因此是可以采用的。(第5实施方式)接下来，对本发明的第5实施方式进行说明。图22中示出了多芯片模块中具有本半导体集成电路的情况下的构成例。图22(a)中，20是由作为本半导体集成电路的系统LSI所构成的半导体芯片。21 是由作为其他半导体集成电路的存储器芯片或模拟LSI所构成的半导体芯片，安装在由本半导体集成电路所形成的半导体芯片20上。通过这两个半导体芯片构成多芯片模块，该模块安装在半导体封装中(System-in Package)。如图22 (b)所示，其他半导体集成电路的半导体芯片21中，通常，其一边上排列设置有多个具有1个焊盘3的1级用I/O电路2。另外，在预先知道本半导体集成电路的半导体芯片20与上述其他半导体集成电路的半导体芯片21的1级用I/O电路2的焊盘3相连接的构成的情况下，考虑作为排列设置在1边上的I/O电路的上述其他半导体集成电路的半导体芯片21的1级用I/O电路2的配置间距，以与该配置间距几乎相等的配置间距， 将1级用I/O电路2与上述其他半导体集成电路的半导体芯片21的I/O电路2相向设置。 并且，两半导体芯片20、21的上述多个1级用I/O电路2之间分别用芯片间布线25连接。因此，本实施方式中，按照使得两半导体芯片20、21的1级用I/O电路2之间的配置间距相等的方式，设定本半导体集成电路的1级用I/O电路2的配置间距，因此多根
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说明书
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芯片间布线25互相几乎等长且都较短，提高了组装性。其结果例如图23所示，相对于设置在其他半导体集成电路的半导体芯片21的1边上的多个1级用I/O电路2的配置间距， 在设置了 2级用I/O电路1作为本半导体集成电路的半导体芯片20的1边上所设置的I/ 0电路的情况下，互相连接的1组焊盘之间的隔离在各组都不同，连接各组的焊盘的多根芯片间布线沈的长度互不相同，导致各组的焊盘的每一个都具有不同的信号特性。但本实施方式中，如果采用2级用I/O电路1，就能够在有效削减半导体集成电路的面积的情况下，还考虑连接对象目标的其他半导体集成电路的I/O电路的配置间距，即使多少会牺牲一些面积降低效果，由于使用配置间距较大的1级用I/O电路2，因此能够通过等长且较短的芯片间布线25抑制各组焊盘间的信号特性的偏差，并且得到高速的接口特性，例如在 DDR(Double-Data-Rate)方式的高速的DRAM接口中特别有效。(第6实施方式)进而说明本发明的第6实施方式。本实施方式中，在1级用I/O电路与2级用I/O电路之间，以及2级用I/O电路与 3级用I/O电路之间等中，使得这些级数不同的I/O电路之间，具有相同的电特性作为其I/ 0功能。下面例示出1级用I/O电路与2级用I/O电路进行说明。图27中示出了 1级用或2级用I/O电路的电路图。图中，35为设置在I/O电路上方的焊盘，36为用来输入来自图1所示的内部电路4的内部信号的内部信号输入端子，37 为对上述内部电路4输出内部信号的内部信号输出端子。输入给上述内部信号输入端子36 的内部信号，通过预缓冲电路31以及输出晶体管32，进而经过ESD保护晶体管33，传递给上述焊盘35，从该焊盘35向外部输出。另外，从外部输入给上述焊盘35的信号，经过输入电路34传递给上述内部信号输出端子37，并从该内部信号输出端子37输出给内部电路4。上述预缓冲电路31构成为栅极宽度W = Wppbl且栅极长度L = Lppbl的P型晶体管38以及栅极宽度W = Wnpbl且栅极长度L = Lnpbl的N型晶体管39所构成的第1倒相电路IVl、与栅极宽度W = Wppb2且栅极长度L = Lppb2的P型晶体管40以及栅极宽度 W = Wnpb2且栅极长度L = Lnpb2的N型晶体管41所构成的第2倒相电路IV2，并联在上述内部信号输入端子36上。另外，上述输出晶体管32，由在栅极端接受上述第1倒相电路IVl的输出信号且栅极宽度W = Wpout栅极长度L = Lpout的P型晶体管42、与在栅极端接受上述第2倒相电路IV2的输出信号且栅极宽度W = Wnout栅极长度L = Lnout的N型晶体管43构成的第 3倒相电路IV3构成。进而，上述ESD保护晶体管33被构成为栅极端始终被加载电源电压且栅极宽度 W = Wpesd栅极长度L = Lpesd的P型晶体管44、以及栅极端接地且栅极宽度W = Wnesd 栅极长度L = Lnesd的N型晶体管45，串联在电源与地之间。此外，上述输入电路34被构成为栅极宽度W = Wpil且栅极长度L = Lpil的P 型晶体管46以及栅极宽度W = Wnil且栅极长度L = Lnil的N型晶体管47所构成的第4 倒相电路IV4、与栅极宽度W = Wpi2且栅极长度L = Lpi2的P型晶体管48以及栅极宽度 W = Wni2且栅极长度L = Lni2的N型晶体管49所构成的第5倒相电路IV5串联。上述输出晶体管32的两个晶体管42、43以及上述ESD保护晶体管33的两个晶体管44、45，都是各自的漏极直接连接上述焊盘35的晶体管。
图观以及图四中示出了用来实现上述图27中所示的I/O电路的1级用I/O电路2与2级用I/O电路1的布局结构。图观中示出了 2级用I/O电路1的布局结构，图四中示出了 1级用I/O电路2 的布局结构。图中，1级用I/O电路2中，宽度W = Wl，高度H = Hl，2级用I/O电路1中， 宽度 W = W2 (W2 < W1)，高度 H = H2 (H2 > Hl)。例如，在设 Wl = 2 · W2 时，设 Hl = H2/2。上述2级用和1级用I/O电路1、2中，图中的上侧为图1的内部电路4侧，图中的下侧为半导体集成电路5的外端部侧。各个I/O电路1、2中，图中下侧形成有输出晶体管 32与ESD保护晶体管33的各个N型晶体管部32b、33b，图中的上方形成有各个P型晶体管部32a、33a。进而，在图中的上方形成预缓冲部31与输入电路34。比较图28以及图四中所示的2级用和1级用I/O电路1、2，构成输出晶体管32 的一部分的P型晶体管42彼此的栅极宽度W被统一为W = 2ffpout,并且，构成ESD保护晶体管33的一部分的P型晶体管44彼此的栅极宽度W也被统一为W = 4ffpesd( = ffpout)。 因此，这些P型晶体管42、44(即漏极直接连接焊盘35的P型晶体管)，它们总栅极宽度在第1及第21/0电路1、2之间被统一为相等的宽度0Wp0Ut+4WpeSd)。同样，比较第1及第21/0电路1、2，构成输出晶体管32的一部分的N型晶体管43 彼此的栅极宽度W被统一为W = 2ffnout,并且，构成ESD保护晶体管33的一部分的N型晶体管45彼此的栅极宽度W也被统一为W = Bffnesd0因此，这些N型晶体管43、45 (即漏极直接连接焊盘35的N型晶体管)，它们总栅极宽度在第1及第21/0电路1、2之间被统一为相等的宽度OWnout+6Wnesd)。结果，漏极直接连接焊盘35的P型及N型晶体管42、43、44、45全体中，其总栅极宽度在第1及第21/0电路1、2之间，被统一为相等的宽度QWpout+4Wpesd+2Wnout+6Wnesd)。进而，图观的2级用I/O电路1中，漏极直接连接焊盘35的P型晶体管42、44， 作为整体，形成为在1个扩散区域中以给定间隔隔开设有6根栅电极(P型晶体管42用为 2根，P型晶体管44用为4根)的1个多指构造Μ ^ρ，并且，漏极直接连接焊盘35的N型晶体管43、45，作为整体，形成为在1个扩散区域中以给定间隔隔开设有8根栅电极(N型晶体管43用为2根，N型晶体管45用为6根)的1个多指构造Μ ^η。另外，图四的1级用I/O电路2中，漏极直接连接焊盘35的P型晶体管42、44，作为整体，在宽度Wl方向上并列形成2个多指构造MFpl、MFp2，该多指构造MFpl、MFp2是在1 个扩散区域中以给定间隔隔开设有3根栅电极(P型晶体管42用为1根，P型晶体管44用为2根)的构造，并且，漏极直接连接焊盘35的N型晶体管43、45，作为整体，在宽度Wl方向上并列形成2个多指构造MFnl、MFn2,该多指构造MFnl、MFn2是在1个扩散区域中以给定间隔隔开设有4根栅电极(N型晶体管43用为1根，N型晶体管45用为3根)的构造。这样，1级用及2级用I/O电路1、2中，形成P型晶体管的3个多指构造MFp、MFpl、 MFp2中，其栅极宽度W都用Wpout ( = Wpesd)统一起来设为相等。同样，形成N型晶体管的 3个多指构造MFn、MFnl、MFn2中，其栅极宽度W都用Wnout ( = Wnesd)统一起来设为相等。另外，对照图观及图四可以得知，1级用及2级用I/O电路1、2相互之间，实现与输出晶体管32的P型晶体管相同的功能的P型晶体管42彼此，被设定为相等的栅极长度 L = Lpout与相等的宽度W = ffpout,并且，实现与输出晶体管32的N型晶体管相同的功能的N型晶体管43彼此，也被设定为相等的栅极长度L = Lnout与相等的宽度W = Wnout0
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同样，对照图观及图四可以得知，1级用及2级用I/O电路1、2相互之间，实现与ESD保护晶体管33的P型晶体管相同的功能的P型晶体管44彼此，被设定为相等的栅极长度L = Lpesd与相等的宽度W = ffpesd,并且，实现与ESD保护晶体管33的N型晶体管相同的功能的N型晶体管45彼此，也被设定为相等的栅极长度L = Lnesd与相等的宽度W =Wnesd0进而，上述预缓冲器31以及输入电路34中，第1与第21/0电路1、2相互间实现相同功能的晶体管彼此如下所述，设为栅极长度彼此相等且栅极宽度也彼此相等。具体的说，1级及2级用I/O电路1、2互相之间的预缓冲器31中，P型晶体管38彼此被设为相等的栅极长度L = Lppbl与相等的栅极宽度Wppbl，N型晶体管39彼此被设为相等的栅极长度 L = Lnpbl与相等的栅极宽度Wnpbl，P型晶体管40彼此被设为相等的栅极长度L = Lppb2 与相等的栅极宽度Wppb2，N型晶体管41彼此被设为相等的栅极长度L = Lnpb2与相等的栅极宽度Wnpb2。同样，1级及2级用I/O电路1、2互相之间的输入电路34中，P型晶体管 46彼此被设为相等的栅极长度L = Lpil与相等的栅极宽度Wpil，N型晶体管47彼此被设为相等的栅极长度L = Lnil与相等的栅极宽度Wnil，P型晶体管48彼此被设为相等的栅极长度L = Lpi2与相等的栅极宽度Wpi2，N型晶体管49彼此被设为相等的栅极长度L = Lni2与相等的栅极宽度Wni2。此外，图观的2级用I/O电路1中，从P型晶体管与N型晶体管之间的阱边界， 到P型晶体管的多指构造MFp的扩散区域的距离Dp被设为Dp = WPD，并且，从上述阱边界到N型晶体管的多指构造MFn的扩散区域的距离Dn被设为Dn = WND。与此相对，图四的 1级用I/O电路2中，从P型晶体管与N型晶体管之间的阱边界，到P型晶体管的多指构造 MFpU MFp2的各扩散区域的距离Dp被设为DP = WPD，并且，从上述阱边界到N型晶体管的多指构造MFnl、MFn2的扩散区域的距离Dn被设为Dn = WND。因此，本实施方式中，2级用I/O电路1与1级用1/0电路2互相之间，在将这些 I/O电路混合安装在1个半导体集成电路5的情况下，由于这些I/O电路的电特性相等，因此只需要考虑半导体集成电路5的芯片面积就可以决定设置1级用或2级用中的哪个I/O 电路。进而，在级数不同的I/O电路之间电特性不同的情况下，即使存在特定的信号端子与例如1级用I/O电路无法连接的不便，本实施方式中，此时也不需要将该特定的信号端子的配置位置，替换成能够与1级用I/O电路连接的其他信号端子。
1权利要求
1.一种半导体集成电路，具有内部电路；以及排列设置在上述内部电路的外部，将上述内部电路的信号输出到外部或将外部的信号输入到上述内部电路中，且在上方能够设置焊盘的多个I/O电路，上述多个I/O电路由η级用I/O电路和m级用I/O电路这样的在朝向上述内部电路的方向上的高度不同的至少两种I/O电路构成，上述η级用I/O电路被构成为上述焊盘在朝向上述内部电路的方向上被设置η级，其中η为1以上的整数；上述m级用I/O被构成为上述焊盘在朝向上述内部电路的方向被设置m级，其中m为> η的整数，上述多个I/O电路，按η级用I/O电路以及m级用I/O电路分别具有在I/O电路排列方向上延伸的电源布线，且至少1个电源布线从外端起的高度位置不同；排列配置且相邻的η级用I/O电路与m级用I/O电路之间，隔开有给定距离。
2.根据权利要求1所述的半导体集成电路，其特征在于上述η级用I/O电路及m级用I/O电路，位于形成半导体集成电路的角部的2边的端部。
3.根据权利要求1或2所述的半导体集成电路，其特征在于上述η级用I/O电路所具有的电源布线与上述m级用I/O电路所具有的电源布线，根数互不相同。
4.根据权利要求1或2所述的半导体集成电路，其特征在于上述η级用I/O电路所具有的电源布线与上述m级用I/O电路所具有的电源布线，布线宽度互不相同。
5.根据权利要求1或2所述的半导体集成电路，其特征在于上述η级用I/O电路所具有的电源布线与上述m级用I/O电路所具有的电源布线，形成在互不相同的布线层。
6.根据权利要求1或2所述的半导体集成电路，其特征在于上述η级用I/O电路所具有的电源布线与上述m级用I/O电路所具有的电源布线，形成的布线层的数量互不相同。
7.根据权利要求1或2所述的半导体集成电路，其特征在于上述半导体集成电路是具有4边的长方形；在互相相向的2组的2边中1组的2边上，设置同一种类的η级用或m级用I/O电路；另一组的2边中的1边，设有级数与上述1组的2边上所设置的η级用或m级用I/O 电路不同的I/O电路。
8.根据权利要求1或2所述的半导体集成电路，其特征在于半导体集成电路的1边上，排列配置有多个η级用I/O电路；配置在上述1边上的多个η级用I/O电路的配置间距，其通过考虑排列设置在其他半导体集成电路的1边上的多个I/O电路的配置间距而设定。
9.根据权利要求1或2所述的半导体集成电路，其特征在于多个上述η级用I/O电路和多个上述m级用I/O电路排列配置，上述排列设置的多个η级用及m级用I/O电路的全体中，在朝向内部电路的方向设置的焊盘数量为多个，且在上述多个η级用I/O电路中设置的多个焊盘彼此错开成锯齿状配置，并且在上述多个m级用I/O电路中设置的多个焊盘也彼此错开成锯齿状配置。
10.根据权利要求1或2所述的半导体集成电路，其特征在于上述η级用I/O电路与m级用I/O电路中，排列方向的宽度互不相同。
11.根据权利要求1或2所述的半导体集成电路，其特征在于上述η级用I/O电路与m级用I/O电路互相之间，漏极直接连接焊盘的晶体管的总栅极宽度相等。
12.根据权利要求1或2所述的半导体集成电路，其特征在于上述η级用I/O电路与m级用I/O电路互相之间，实现相同功能的晶体管的栅极长度相等。
13.根据权利要求1或2所述的半导体集成电路，其特征在于上述η级用I/O电路与m级用I/O电路互相之间，实现相同功能的晶体管的栅极宽度相等。
14.根据权利要求1或2所述的半导体集成电路，其特征在于上述η级用I/O电路的排列方向的宽度，比上述m级用I/O电路的排列方向的宽度大；上述η级用I/O电路的朝向内部电路的方向的高度，比上述m级用I/O电路的朝向内部电路的方向的高度低。
15.一种半导体集成电路，具有内部电路；以及排列设置在上述内部电路的外部，将上述内部电路的信号输出到外部或将外部的信号输入到上述内部电路中，且在上方能够设置焊盘的多个I/O电路，上述多个I/O电路由η级用I/O电路和m级用I/O电路这样的在朝向上述内部电路的方向上的高度不同的至少两种I/O电路构成，上述η级用I/O电路被构成为上述焊盘在朝向上述内部电路的方向上被设置η级，其中η为1以上的整数；上述m级用I/O被构成为上述焊盘在朝向上述内部电路的方向被设置m级，其中m为> η的整数，上述多个I/O电路，按η级用I/O电路以及m级用I/O电路分别具有在I/O电路排列方向上延伸的电源布线，且至少1个电源布线从外端起的高度位置不同；在排列配置且相邻的η级用I/O电路与m级用I/O电路之间，设有静电放电保护用保护电路。
16.根据权利要求15所述的半导体集成电路，其特征在于上述η级用I/O电路所具有的电源布线与上述m级用I/O电路所具有的电源布线，根数互不相同。
17.根据权利要求15所述的半导体集成电路，其特征在于上述η级用I/O电路所具有的电源布线与上述m级用I/O电路所具有的电源布线，布线宽度互不相同。
18.根据权利要求15所述的半导体集成电路，其特征在于上述η级用I/O电路所具有的电源布线与上述m级用I/O电路所具有的电源布线，形成在互不相同的布线层。
19.根据权利要求15所述的半导体集成电路，其特征在于上述η级用I/O电路所具有的电源布线与上述m级用I/O电路所具有的电源布线，形成的布线层的数量互不相同。
20.根据权利要求15所述的半导体集成电路，其特征在于上述半导体集成电路是具有4边的长方形；在互相相向的2组的2边中1组的2边上，设置同一种类的η级用或m级用I/O电路； 另一组的2边中的1边，设有级数与上述1组的2边上所设置的η级用或m级用I/O 电路不同的I/O电路。
21.根据权利要求15所述的半导体集成电路，其特征在于 半导体集成电路的1边上，排列配置有多个η级用I/O电路；配置在上述1边上的多个η级用I/O电路的配置间距，其通过考虑排列设置在其他半导体集成电路的1边上的多个I/O电路的配置间距而设定。
22.根据权利要求15所述的半导体集成电路，其特征在于多个上述η级用I/O电路和多个上述m级用I/O电路排列配置， 上述排列设置的多个η级用及m级用I/O电路的全体中，在朝向内部电路的方向设置的焊盘数量为多个，且在上述多个η级用I/O电路中设置的多个焊盘彼此错开成锯齿状配置，并且在上述多个m级用I/O电路中设置的多个焊盘也彼此错开成锯齿状配置。
23.根据权利要求15所述的半导体集成电路，其特征在于上述η级用I/O电路与m级用I/O电路中，排列方向的宽度互不相同。
24.根据权利要求15所述的半导体集成电路，其特征在于上述η级用I/O电路与m级用I/O电路互相之间，漏极直接连接焊盘的晶体管的总栅极宽度相等。
25.根据权利要求15所述的半导体集成电路，其特征在于 上述η级用I/O电路与m级用I/O电路互相之间， 实现相同功能的晶体管的栅极长度相等。
26.根据权利要求15所述的半导体集成电路，其特征在于 上述η级用I/O电路与m级用I/O电路互相之间， 实现相同功能的晶体管的栅极宽度相等。
27.根据权利要求15所述的半导体集成电路，其特征在于上述η级用I/O电路的排列方向的宽度，比上述m级用I/O电路的排列方向的宽度大； 上述η级用I/O电路的朝向内部电路的方向的高度，比上述m级用I/O电路的朝向内部电路的方向的高度低。
全文摘要
半导体集成电路(5)在其中央部设置内部电路(4)，并沿着半导体集成电路的4边，排列设置与外部进行信号输入输出用的I/O电路(1、2)及焊盘(3)。I/O电路(2)是设有1个焊盘的1级用I/O电路，I/O电路(1)是在朝向内部电路的方向以锯齿状设有两个焊盘的2级用I/O电路，作为全体设置两种I/O，所设置的焊盘的个数与必要的焊盘数相等。1级用I/O电路(2)与2级用I/O电路(1)具有给其供电的电源布线，这些电源布线为在I/O电路(1、2)的排列方向上前进的环状，在1级用与2级用I/O电路(1、2)间转接电源布线的电源布线转接区域(A)，设置在半导体集成电路的4个角部(C)。从而即使在焊盘数较多的半导体集成电路中，也能有效削减其面积。
文档编号H01L23/50GK102157524SQ20111009101
公开日2011年8月17日 申请日期2007年11月7日 优先权日2006年11月9日
发明者松冈大辅 申请人:松下电器产业株式会社