专利名称：高压功率集成电路隔离结构的制作方法
技术领域：
本发明涉及集成电路技术领域，尤其涉及一种高压功率集成电路隔离结构。
背景技术：
功率集成电路内部包含低压控制电路和功率器件两大部分，要成功地将CMOS、 Bipolar,DMOS和LIGBT等高低压器件集成在同一块芯片中，一方面必须在制备工艺上相互兼容，另一方面必须解决好器件与器件之间、器件与电路之间等的隔离问题。隔离结构的性能优劣，直接关系到低压控制电路和功率器件能否最大限度的发挥各自的优势，同时也极大影响PIC产品的实现难度、成品率和生产成本。目前，比较常见的隔离技术主要有三种自隔离、PN结隔离和介质隔离。自隔离技术是利用晶体管和衬底之间形成的“天然"PN结反偏来实现隔离的，如图1所示的高压功率集成电路，它包括由P衬底101、N-阱102、P-阱103、P区104、重掺杂N+区105、重掺杂P+ 区106、多晶硅栅电极107构成的LDMOS、NPN, PMOS和匪OS。LDMOS的N-阱与衬底形成PN 结，同样NPN、PM0S的N-阱和衬底之间也形成PN结。当这些PN都处于反偏时，器件和器件之间就被隔离开来。然而，自隔离技术隔离性能和抗闩锁能力一般。PN结隔离技术是利用N-外延层和P衬底形成PN结提供衬底隔离，再用深扩散将每个器件分隔开来，如图2所示高压功率集成电路，它包括由P衬底201、N+埋层202、P+ 隔离区203、N-外延层204、P-阱205、N-阱206、P区207、重掺杂P+区208、重掺杂N+区 209、多晶硅栅电极210构成的LDMOS、NPN、PMOS和匪OS。由于P+隔离、衬底和外延层之间形成PN结，当衬底接最低电平时，PN结反偏，起到隔离作用。在隔离岛内，就可以制造各种低压或者高压的器件。PN结隔离技术隔离性能和抗闩锁能力较好。而介质隔离就是采用某些半导体工艺技术使器件间被介质隔离，如图3所示的高压功率集成电路，它包括由P衬底301、埋氧层302、深槽隔离介质303、N-外延层304、 P-阱305、N-阱306、P区307、重掺杂P+区308、重掺杂N+区309、多晶硅栅电极310构成的LDMOS、NPN, PMOS和NM0S。介质隔离可以有效克服PN结存在的反向漏电流、串扰、闩锁效应等问题，因此其隔离性能和可靠性最好。然而，由于介质隔离技术工艺难度大，实现成本高，目前国内只有PN结隔离和自隔离工艺发展较为成熟，介质隔离的工艺还处在研发阶段当中。限于目前国内的工艺发展水平，大多数功率集成电路都采用自隔离和PN结隔离技术制造。而高压功率器件也大都采用LDMOS或VDMOS实现，很少采用LIGBT实现。因为 LIGBT自身特殊的pnpn结构，若采用自隔离和PN结隔离技术实现，会降低芯片本身抗闩锁失效的能力。图4是采用自隔离技术实现的LIGBT结构，其中包括P衬底401、N-阱402、 P区403、重掺杂N+区404、重掺杂P+区405、场氧层406、多晶硅栅电极407。Collector、 Gate、Emitter分别表示集电极、栅电极和发射极，Gnd表示接零电位。图5是上述LIGBT 器件内部寄生晶体管的等效电路图。通常，集电极接高电位，发射极接低电位。其中晶体管 Tl，T2组成了寄生SCR(可控硅)结构。
由于P衬底接地，且LIGBT的集电极接高电位，晶体管T3处于开启放大状态。因此，会有大量的空穴电流通过晶体管T3的集电极泄放，即流入衬底中。一部分电流会通过 LIGBT的源极泄放，并会在P型Body区产生一定的压降，导致晶体管Tl开启。当晶体管Tl， T2的电流增益之积大于1时，寄生SCR结构被触发，LIGBT处于闩锁状态，无法正常关断。同时，另一部分衬底电流流入低压CMOS电路中。电流在衬底的寄生电阻上产生一定的压降， 就可以使寄生晶体管开启，如果存在正反馈的寄生通路，就会导致低压CMOS电路的闩锁， 即无法正常工作。因此，芯片本身抗闩锁失效的能力大大降低。一旦闩锁效应发生，从电源到地就会有大电流流过，从而使芯片发热甚至会烧毁芯片。虽然LIGBT相比于DMOS具有驱动能力更好的优势，但是由于存在上述闩锁问题， 目前国内的大多数功率集成电路都采用DMOS结构作为功率器件，这阻碍了功率集成电路的进一步发展。
发明内容
本发明提供了一种高压功率集成电路隔离结构，适用于功率集成电路中高压器件之间，高压电路与低压电路之间以及低压电路之间的隔离，该结构工艺易于实现，制造成本低，隔离效果好，并能有效防止寄生SCR结构的触发。一种高压功率集成电路隔离结构，包括P型衬底，所述P型衬底上方设有埋氧层， 埋氧层上方设有由2m+l个P型硅岛和2m个N型硅岛相互间隔排列构成的顶层硅膜，其中一个P型硅岛顶部设有重掺杂P+区，重掺杂P+区两侧的顶层硅膜表面覆有场氧层，其中m 为整数。调整m的大小可以改变隔离结构的耐压大小，需根据的应用场合进行确定。重掺杂P+区可以在上述结构的任一 P型硅岛上，最好是设置在中间位置的P型硅
岛ο本发明还提供了包含上述隔离结构的高压功率集成电路。本发明与自隔离、PN结隔离技术相比，具有如下优点1、本发明的隔离结构，消除了衬底对器件的影响，即消除了顶层硅膜(硅岛)与衬底的寄生效应，大大提高了电路的可靠性。2、本发明的隔离结构，可以阻止载流子从高压器件结构中注入到衬底中，有效地提高了低压控制电路发生闩锁效应的难度。本发明与介质隔离技术相比，具有如下优点1、本发明的隔离结构，不需要进行刻蚀深隔离槽以及介质填充步骤，可以与平面 BCD工艺相兼容，工艺实现难度较小，生产成本较低。
图1为采用自隔离技术的功率集成电路结构图；图2为采用PN结隔离技术的功率集成电路结构图；图3为采用介质隔离技术的功率集成电路结构图；图4为采用自隔离技术实现的LIGBT结构图；图5为采用自隔离技术实现的LIGBT器件内部寄生晶体管等效电路图6为本发明高压功率集成电路隔离结构示意图；图7为本发明隔离结构应用于高压器件间隔离的结构图；图8为采用本发明隔离结构的功率集成电路结构图。
具体实施例方式如图6所示的高压功率集成电路隔离结构，适用于功率集成电路中高压器件之间，高压电路与低压电路之间以及低压电路之间的隔离，包括P型衬底601，P型衬底601上设置有埋氧层602，埋氧层602的上方设有由相互间隔排列的P型硅岛603和N型硅岛604 构成的顶层硅膜。P型硅岛的数量比N型硅岛的数量多1个，且是奇数。其中位于最中心的一个P型硅岛的顶部设有重掺杂P+区605，重掺杂P+区605两侧顶层硅膜的表面覆有场氧层606，即将两侧的N型硅岛和P型硅岛表面覆盖。设置场氧层的目的是为了防止寄生MOS 管开启。重掺杂P+区605两侧间隔排列的P型硅岛和N型硅岛数量与隔离结构的应用场合有关，即当低压电路之间、高压器件与低压电路之间或高压器件之间要求隔离的耐压越高， 则硅岛的数量越大。当P型硅岛的杂质浓度为1.4el4，N型硅岛的杂质浓度为5el4，且P型硅岛的个数为3，N型硅岛的个数为2时，该隔离结构的耐压可以达到350V以上。上述隔离结构制备方法如下首先选择P型衬底，制备埋氧层，然后通过键合技术形成SOI顶层硅膜。SOI顶层硅膜可以是N型或者P型，然后通过P型杂质或N型杂质注入、退火，形成相互间隔的N型硅岛和P型硅岛。然后制备场氧层和注入重掺杂P+区。上述隔离结构应用于高压器件(如LIGBT)之间的隔离时，如图7所示的功率集成电路。其中P型衬底701、埋氧层702、N型硅岛703、P型硅岛704、重掺杂P+区706构成隔离结构，隔离结构两侧为两个LIGBT。N型硅岛、P区705、重掺杂P+区、重掺杂N+区707、 场氧层708、多晶硅栅电极709构成LIGBT。在该LIGBT结构中，不存在纵向的寄生PNP晶体管，但是在横向上仍然存在寄生 PNP晶体管T4和NPN晶体管T5。尽管晶体管T4和晶体管T5可能会开启，但是上述发明隔离结构中的重掺杂P+区与零电位相连接。因此，因寄生晶体管T4和T5开启而产生的位移电流可以通过隔离结构有效泄放。同时，埋氧层将顶层硅膜与衬底隔离开，位移电流不会通过衬底流入低压控制电路中去。而上述发明隔离结构中级联的NP结构，可以满足不同硅岛之间的高耐压要求。因此，上述发明隔离结构有效的降低了功率集成电路发生闩锁失效的几率，大大提高了电路的可靠性。图8为采用本发明隔离结构实现的功率集成电路，包括由P型衬底801、埋氧层 802,N型硅岛803、P型硅岛804、P区805、重掺杂P+区806、重掺杂N+区807、场氧层808、 多晶硅栅电极809构成的LIGBT、NPN、PMOS，匪OS及隔离结构。该电路包含两个隔离结构， 其中一个隔离结构仅仅采用单个P型硅岛，隔离MOS管与NPN晶体管(低压电路之间)，另一个由多级级联的P型硅岛和N型硅岛构成，隔离(LIGBT与NPN晶体管(高压电路和低压电路之间)。
权利要求
1.一种高压功率集成电路隔离结构，包括P型衬底，其特征在于，所述P型衬底上方设有埋氧层，埋氧层上方设有由2m+l个P型硅岛和2m个N型硅岛相互间隔排列构成的顶层硅膜，其中一个P型硅岛顶部设有重掺杂P+区，重掺杂P+区两侧的顶层硅膜表面覆有场氧层，其中m为整数。
2.根据权利要求1所述的高压功率集成电路隔离结构，其特征在于，所述的设有重掺杂P+区的P型硅岛位于所有P型硅岛的中间位置。
3.根据权利要求1所述的高压功率集成电路隔离结构，其特征在于，所述的m等于0， 埋氧层上方设有由单个P型硅岛构成的顶层硅膜，该P型硅岛的顶部设置有重掺杂P+区， 重掺杂P+区两侧的顶层硅膜表面覆有场氧层。
4.一种包含权利要求1 3任一所述隔离结构的高压功率集成电路。
全文摘要
本发明公开了一种高压功率集成电路隔离结构，包括P型衬底，所述P型衬底上方设有埋氧层，埋氧层上方设有由2m+1个P型硅岛和2m个N型硅岛相互间隔排列构成的顶层硅膜，位于最中心的P型硅岛顶部设有重掺杂P+区，重掺杂P+区两侧的顶层硅膜表面覆有场氧层，其中m为整数。本发明隔离结构易于工艺实现，制造成本低，且消除了衬底对器件的影响，有效地提高了电路发生闩锁效应的难度，大大提高了电路的可靠性。
文档编号H01L29/06GK102169890SQ20111011264
公开日2011年8月31日 申请日期2011年5月3日 优先权日2011年5月3日
发明者张世峰, 张斌, 胡佳贤, 韩雁 申请人:浙江大学