专利名称：三维叠层集成电路装置及其制造方法
技术领域：
本发明大致上是有关于一种高密度集成电路装置，且特别是有关于一种用于多层三维叠层装置的互连结构。
背景技术：
在高密度存储器装置的制造中，集成电路上每单位面积的数据量可做为一关键的因素。因此，当存储器装置的关键尺寸达到光刻技术的极限时，为了达成更高的储存密度及较低的每比特的成本，用于叠层多层存储单元(memory cell)的技术已被提出。举例而言，于Lai 等人的 “A Multi-Layer Stackable Thin-Film Transistor (TFT) NAND-Type Flash Memory,，，IEEE Int 1 I Electron Devices Meeting, ll_13Dec. 2006,以及于 Jung 等人的 “Three Dimensionally Stacked NAND Flash Memory Technology Using Stacking Single Crystal Si Layers on ILD and TANOS Structure for Beyond 30nm Node”，IEEE Int1 I Electron Devices Meeting, 11-13 Dec. 2006 的文献中，薄膜晶体管技术被应用于电荷捕捉存储器。此外，于Johnson 等人的 “512-Mb PROM With a Three-Dimensional Array of Diode/Anti-fuse Memory Cells，，，IEEE J. of Solid-State Circuits, vol. 38, no. 11, Nov. 2003的文献中，交叉点阵列(cross-point array)技术已应用于反熔丝存储器 (anti-fuse memory)。同时，参照 Cleeves 的标题为「Three-Dimensional Memory」的美国专利案第7，081，377号案。于电荷捕捉存储器技术中提供垂直反及(NAND)单元的另一结构被描述于Kim等人的 “Novel 3-D Structure for Ultra-High Density Flash Memory with VRAT and PIPE，，, 2008Symposium on VLSI Technology Digest of Technical Papers ;17_19June 2008 ；pages 122-123 的文献中。在三维叠层存储器装置中，导电互连穿过存储单元的较上层，用以将存储单元的较下层耦合至译码电路及其相似电路。实行互连的成本会随着所需的光刻步骤的数量而增加。一种减少光刻步骤的数量的方法被描述于Tanaka等人的“Bit Cost Scalable Technology with Punch and Plug Process for Ultra High Density Flash Memory，，， 2007 Symposium on VLSI Technology Digest of Technical Papers ; 12-14 June 2007, pages :14-15的文献中。然而，已知的三维叠层存储器装置的其中一个缺点为，对于各个接触层通常使用独立的掩模。因此，若有例如20个接触层，通常需要20个不同的掩模，各个接触层需要对于此层的掩模的产生，以及对于此层的刻蚀步骤。
发明内容
有鉴于此，本发明的目的之一在于提供一种方法，使用于一互连区域具有至少四个接触层的一叠层的一三维叠层集成电路装置，用以产生多个互连接触区域，该多个互连接触区域与该多个接触层的多个降落区域对齐且于该多个接触层露出该多个降落区域。各该接触层包括一导电层及一绝缘层。设置于该互连区域上的任何一上层的至少一部分被移除，以暴露出一第一接触层并产生用于各该接触层的接触开口。选择一组N个刻蚀掩模，用以于该多个接触层的该叠层处产生多个个互连接触区域层，N为至少等于2的整数。使用该多个N个刻蚀掩模以刻蚀该多个接触开口至多达且包含2的N次方个该多个接触层。该多个N个掩模使用步骤包括使用一第一掩模以对于有效地一半的该多个接触开口刻蚀一个该接触层以及使用一第二掩模，以对于有效地一半的该多个接触开口刻蚀两个该多个接触层。该移除、该选择及该使用步骤是执行以致于该多个接触开口延伸至该多个2的N次方个接触层。形成多个导电体穿过该多个接触开口以接触于该多个接触层的该多个降落区域。在一些范例中，该移除步骤是使用一额外的掩模来执行。在一些范例中，该第一掩模使用步骤包括使用该第一掩模于每隔一个该接触开口刻蚀一个该接触层，以及该第二掩模使用步骤包括使用该第二掩模于至少一组第一至第四该多个接触开口中的该第三和该第四接触开口刻蚀两个该多个接触层。在一些范例中，该多个N个掩模使用步骤更包括使用一第三掩模以对于有效地一半的该多个接触开口刻蚀四个该多个接触层，以及使用一第四掩模以对于有效地一半的该多个接触开口刻蚀八个该多个接触层。在一些范例中，该第三掩模使用步骤包括使用该第三掩模于至少一组第一至第八该多个接触开口中的该第五至该第八接触开口刻蚀四个该多个接触层，以及该第四掩模使用步骤包括使用该第四掩模于至少一组第一至第十六该多个接触开口中的该第九至该第十六接触开口刻蚀八个该多个接触层。在一些范例中，产生一接地接触开口穿过该多个接触层，以及形成一接地导电体穿过该接地接触开口，以与该多个接触层的多个该多个导电层电性接触。在一些范例中，该接地接触开口具有一接地接触开口侧壁，且在该接地导电体形成步骤之前，移除于该接地接触开口侧壁的绝缘层的部分，所以该接地导电体增强该接地导电体与该多个接触层的多个该多个导电层之间的电性接触。本发明的目的之二在于提供一种方法，用于一三维叠层集成电路装置，该方法提供多个电性连接至位于该互连区域的多个接触层的一叠层处的多个降落区域。该集成电路装置为包括一互连区域的一类型。该互连区域包含一上层，该上层的下具有该多个接触层的叠层。各该接触层包括一导电层及一绝缘层。设置于该互连区域上的任何一上层的至少一部分被移除，以暴露出一第一接触层并产生用于各该接触层的接触开口。选择一组N 个刻蚀掩模以于该多个接触层的该叠层处产生多个互连接触区域层，N为至少等于2的整数。使用该多个N个刻蚀掩模以刻蚀该多个接触开口至多达且包含2的N次方个该多个接触层。该多个N个掩模使用步骤包括使用一第一掩模以对于有效地一半的该多个接触开口刻蚀一个该接触层，以及使用一第二掩模以对于有效地一半的该多个接触开口刻蚀两个该多个接触层。该移除、该选择及该使用步骤被执行以致于该多个接触开口延伸至该多个2 的N次方个接触层。形成一介电层于多个侧壁上。形成多个导电体穿过该多个接触开口至位于该多个接触层的该多个降落区域，该多个介电层将该多个导电体电性绝缘于该多个侧壁。在一些范例中，产生一接地接触开口穿过该多个接触层，以及形成一接地导电体穿过该接地接触开口，以与该多个接触层的多个该多个导电层电性接触。在一些范例中，该接地接触开口具有一接地接触开口侧壁，且在该接地导电体形成步骤之前，移除于该接地接触开口侧壁的该多个绝缘层的部分，使得相邻于该接地接触开口的多个该多个导电层的部分被暴露，使得该接地导电体增强与多个该多个导电层的电性接触。一三维叠层集成电路装置的第一个范例包括至少第一、第二、第三及第四接触层的一叠层，位于一互连区域。各该接触层包括一导电层及一绝缘层。第一、第二、第三及第四导电体穿过该接触层的叠层的部分。该第一、第二、第三及第四导电体分别与该第一、第二、第三及第四导电层电性接触。一介电侧壁间隔物周围换绕该第二、第三及第四导电体， 以致于该第二、第三及第四导电体仅电性接触各自的该第二、第三及第四导电层。在一些范例中，该第一、第二、第三及第四导电体具有一恒定的间距。在一些范例中，该第一、第二、第三及第四导电体的位置是由一共同的掩模决定。在一些范例中，该叠层集成电路装置更包括一接地导电体穿过该多个接触层的该叠层的部分，该接地导电体电性接触各该第一、第二、第三及第四导电层。一三维叠层集成电路装置的第二个范例包括至少第一、第二、第三及第四接触层的一叠层，位于一互连区域。各该接触层包括一导电层及一绝缘层。第一、第二、第三及第四导电体穿过该多个接触层的该叠层的部分。该第一、第二、第三及第四导电体分别与该第一、第二、第三及第四导电层电性接触。该第一、第二、第三及第四导电体具有一恒定的间距。在一些范例中，该第一、第二、第三及第四导电体的位置是由一共同的掩模决定。一三维叠层集成电路装置的第三个范例包括至少第一、第二、第三及第四接触层的一叠层，位于一互连区域。各该接触层包括一导电层及一绝缘层。第一、第二、第三及第四导电体穿过该多个接触层的该叠层的部分。该第一、第二、第三及第四导电体分别与该第一、第二、第三及第四导电层电性接触。一介电侧壁间隔物周围换绕该第二、第三及第四导电体，以致于该第二、第三及第四导电体仅电性接触各自的该第二、第三及第四导电层。一接地导电体穿过该多个接触层的该叠层的部分且电性接触各该第一、第二、第三及第四导电层。该第一、第二、第三及第四导电体具有一恒定的间距。该第一、第二、第三及第四导电体与该接地导电体的位置是由一共同的掩模决定。本发明的其它方面和优点可参考图式、实施方式以及随附的权利要求范围的说明。
图I至图16以及相关的描述取自于2009年10月14日提出申请的美国专利申请案第 12/579，192号案，且其标题为「3D Integrated Circuit Layer Interconnect having the same assignee as this application」，做为参照而结合于此揭露内容。图I绘示包含具有互连结构190的三维结构的装置的剖面视图，互连结构190具有小的底面积区，其中导电体180延伸至装置中的不同的接触层160-1至160-4。图2A绘示接触层160-1的平面视图，表示降落区域。图2B绘示接触层160-2的平面视图，表示相邻于降落区域的开口。图2C绘示接触层160-3的平面视图，表示相邻于降落区域的开口。图2D绘示接触层160-4的平面视图，表示相邻于降落区域的开口。图3A与图3B绘示三维叠层集成电路装置的一部分的各个垂直视图，此三维叠层集成电路装置包含具有小的底面积的3维互连结构。图4绘示装置的一实施例的布局的上视图，此装置于存储器阵列的两侧边上的周围中包含互连结构。图5绘示装置的一实施例的布局的上视图，此装置于存储器阵列的四个侧边上的 周围中包含互连结构。图6绘示包含在此所述互连结构的存储器装置的一部分的示意图。图7绘示集成电路装置的简化方块图，集成电路装置包含具有在此描述的互连结 构的三维存储器阵列。图8A、8B、图8C至图15绘示用以制造描述于此的互连结构的制造流程的步骤。图16绘示掩模中的开口的平面视图，此掩模以类似阶梯的方式沿着纵向方向具 有变化的宽度，以容纳层上的降落区域的变化的宽度。图17至图34A绘示制造另一个三维叠层集成电路装置的范例的结构及方法。图17及图17A为三维叠层集成电路装置的另一个范例的互连区域的简化侧剖面 及上视图。图18及图18A绘示穿过上层形成接触开口以暴露出第一接触层的上层导电层后 的互连区域。图19及图19A绘不第一掩模位于图18的结构上，第一掩模暴露出隔开口。图20及图20A绘示穿过在暴露出的接触开口的单一接触层的刻蚀结果。图21及图21A绘示第一掩模的移除及第二掩模形成于图20的结构上的结果，使 得从左边数来的第一和第二接触开口被第二掩模所覆盖，而第三和第四接触开口则裸露。图22及图22k绘示向下穿过第三及第四接触开口的两个接触层的刻蚀结果。图23及图23A绘示图22移除第二掩模后的结构。图24及图24A绘示图23在开口的侧壁形成侧壁间隔物后的结构，以此将接触层 电性绝缘于接触开口的内部。图25及图25A绘示图24的结构加上图25所示接地接触开口的剖面视图。接触 开口被光刻胶材料所覆盖，而接地接触开口则暴露。图26及图26A绘示图25于刻蚀穿过三个接触层后的结构，以暴露出接地接触开 口的导电层。图27及图27A绘示图26移除光刻胶材料后的结构。图28及图28A绘示图27沉积多晶硅层填充接触开口及接地接触开口并覆盖上层 后的结构，在接触开口及接地接触开口内的此多晶硅层分别形成导电体与接地导电体。图29及图29A绘示图28刻蚀掉覆盖上层的多晶硅层后的结构。图30及图30A绘示上表面向下至上表面的电荷捕捉层的化学机械抛光的结果。图31及图31A绘示图30沉积停止层随后沉积层间介电质氧化物于停止层上后的 结构。图32及图32A绘示图31形成接触开口延伸部分延伸穿越层间介电质氧化物及停 止层至导电体及接地导电体后的结构，随后以导电体填充此通孔，以产生导电体及接地导 电体，其具有第一部分延伸穿越接触层，以及第二部分延伸穿越上层。图33系以图形绘示一组十六个接触开口，表示不同组的接触开口，刻蚀至四个不 同的深度，以产生图17的结构。图34及图34A为一三维叠层集成电路装置的剖面及平面视图。
图35绘示图33的以不同形式的掩模及刻蚀程序。
图36至图38相似于图35，但分别为刻蚀顺序改变、掩模顺序改变以及位置顺序改变。
图39相似于图35但结合了图36至图38的改变。
主要元件符号说明
14、14. I、14. 2、14. 3、14. 4 :互连接触区域
17 :互连区域
18. 1,18. 2,18. 3,18. 4、160-1、160-2、160-3、160-4 :接触层
19 :硅衬底
24 :上层
25、26 :介电层
27,96 :停止层
28 :上介电层
29 :底介电层
33,33. 1,33. 2,33. 3,33. 4 :接触开口
34,34. 1,34. 2,34. 3,34. 4 :导电层
35 :接地接触开口
36,36. 1,36. 2,36. 3,36. 4、164、165-1、165-2、165-3、166 :绝缘层
52、144、154 :层间介电质
54,54. 1,54. 2,54. 3,54. 4,180 :导电体
55 :接地导电体
57 :导电体54的第一部分
59 :导电体54的第二部分
61 :介电侧壁间隔物
88、92 :光刻胶材料
89 :第一掩模
90 :第二掩模
93 :电性导电材料
95 电荷捕捉层
97 :层间介电质
100,300 :三维叠层集成电路装置
110:存储器阵列区域
112 :存储单元存取层
120 :周围区域
130 :半导体衬底
131a、131b :水平场效晶体管存取装置
132a、132b :源极区
134a、134b :漏极区
135a、135b :沟道隔离结构0084]140、140a、140b、94 :字线(WL)
0085]142a、142b :接触插塞
0086]146a、146b :接触窗
0087]150、150a、150b :位线(BL)
0088]152a、152b :接触垫
0089]161-la、161-lb、161-2a、161-2b、161-3a、161-3b、161-4 :降落区域
0090]165 :绝缘材料
0091]170a、170b :导电核层
0092]171a:第一电极柱
0093]171b:第二电极柱
0094]172a、172b :多晶硅覆盖层
0095]174a、174b :反熔丝材料层
0096]185 :互连
0097]190 :互连结构
0098]190-1、190-2、190-3、190-4 :串行
0099]192:开口 810 的宽度
0100]194:开口 810 的长度
0101]200 :降落区域161-la的宽度
0102]201 :降落区域161-la的长度
0103]202 :降落区域161-lb的宽度
0104]203 :降落区域161-lb的长度
0105]204 :降落区域161_2a的宽度
0106]205 :降落区域161_2a的长度
0107]206 :降落区域161_2b的宽度
0108]207 :降落区域161_2b的长度
0109]214 :降落区域161_3a的宽度
0110]215 :降落区域161_3a的长度
0111]216 :降落区域161_3b的宽度
0112]217 :降落区域161_3b的长度
0113]224 :降落区域161-4的宽度
0114]225 :降落区域161-4的长度
0115]250、255、260、265、270、275、810、1000、1010、1200、1210、1310、1320、1510 :开口
0116]251a、251b、256a、256b、261a、261b、271a、271b、276a、276b :纵向侧壁
0117]252:开口 250 的长度
0118]253a、253b、258a、258b、263a、263b、268a、268b、273a、273b、278a、278b :横向侧壁
0119]254:开口 250 的宽度
0120]257:开口 255 的长度
0121]259:开口 255 的宽度
0122]262:开口 260 的长度0123]264a,264b :开口 260 的宽度
0124]266a、261a :外侧纵向侧壁
0125]266b、261b :内侧纵向侧壁
0126]267:开口 265 的长度
0127]269a,269b :开口 265 的宽度
0128]272:开口 270 的长度
0129]274a、274b、274c :开口 270 的宽度
0130]277:开口 275 的长度
0131]279a、279b、279c :开口 275 的宽度
0132]360:三维存储器阵列
0133]361 :列译码器
0134]363 :行译码器
0135]365、367:总线
0136]366 :感测放大器及数据输入结构
0137]368:偏压安排供应电压
0138]369:偏压安排状态机器
0139]371 :数据输入线
0140]372 :数据输出线
0141]374:其它电路
0142]544-1、544-2、544-3、544-4 :存储器元件
0143]546 :平面译码器
0144]547 :接地
0145]548 :可编程元件
0146]549 :整流器
0147]800 :第一掩模
0148]900 :第二掩模
0149]910 :第二掩模的长度
0150]1002 :开口 1000 的长度
0151]1004 :开口 1000、1010 的宽度
0152]1012 :开口 1010 的长度
0153]1100、1300 :经减少长度的掩模
0154]1110 :掩模1100的长度
0155]1202 :开口 1200 的长度
0156]1204 :开口 1200、1210 的宽度
0157]1212 :开口 1210 的长度
0158]1305 :掩模1300的长度
0159]1312 :开口 1310 的长度
0160]1314 :开口 1310 的宽度
0161]1322 :开口 1320 的长度
1324 :开口 1320 的宽度1400 :绝缘填充材料
具体实施例方式图I绘示包含具有互连结构190的三维结构的装置的剖面视图，互连结构190具有小的底面积(footprint)，其中导电体180延伸至装置中不同的接触层160-1至160-4。 在所示的范例中，表示有四个接触层160-1至160-4。一般而言，在此描述的小的互连结构 190能以具有接触层O至N而N至少为2的结构来实行。导电体180排列于互连结构190之内，以接触在不同的接触层160_1至160_4上的降落区域。如以下更详细的描述，用于各个特定层的导电体180延伸穿过设置于上方的层中的开口，以接触降落区域 161-la、161-lb、161-2a、161-2b、161-3a、161-3b、161-4。于此例中，导电体180是用于将接触层160-1至160-4耦合至导线层中的互连185，而导线层设置于接触层160-1至160-4的上方。降落区域为用于与导电体180接触的接触层160-1至160_4的部分。降落区域的尺寸大到足以提供空间给导电体180，使导电体180足够地将在不同的接触层160-1至
160-4的降落区域内的导电降落区域耦合至设置于上方的互连185，同时解决例如在不同的层中导电体180与用于降落区域的设置于其中一层上方的开口之间的不对齐问题。降落区域的尺寸因此取决于数个因素，包含所使用的导电体的尺寸及数量，且随着各个实施例而将有所改变。此外，对于各个降落区域，导电体180的数量可有所不同。于所示的范例中，接触层160-1至160-4由材料的各自的平面导电层所组成，此材料例如经掺杂的多晶硅，其中还有分隔接触层160-1至160-4的绝缘材料165。或者是，接触层160-1至160-4不需要是平面叠层的材料层，反而是能沿着垂直维度有所改变的材料层。接触不同的接触层160-1至160-4的导电体180，是以沿着如图IA中所示的剖面延伸方向来排列。由接触不同的接触层160-1至160-4的导电体180的此排列所定义出的方向，在此称为「纵向」方向。「横向」方向是垂直于纵向方向，且为如图IA中所示的剖面的进纸面及出纸面方向。纵向及横向方向二者皆被认为「侧向维度(lateral dimensions) J, 意指接触层160-1至160-4的平面视图的二维区域中的方向。结构的「长度」或特征为其于纵向方向上的长度，且结构的「宽度」为其于横向方向上的宽度。接触层160-1为多个接触层160-1至160_1中最低的层。接触层160_1位于绝缘层164之上。接触层160-1包含用以与导电体180接触的第一及第二降落区域161_la、161_lb。在图I中，接触层160-1于互连结构190的相对的末端上包含两个降落区域
161-la、161-lb。在一些其它的实施例中，降落区域161_la、161_lb其中之一被省略。图2A绘示一部分的接触层160-1的平面视图，于互连结构190的底面积内包含降落区域161-la、161-lb。互连结构190的底面积可接近用于导电体的通孔尺寸的宽度，且具有比此宽度更长的长度。如图2A所示，降落区域161-la沿着横向方向具有宽度200，且沿着纵向方向具有长度201。降落区域161-lb沿着横向方向具有宽度202，且沿着纵向方向具有长度203。于图2A的实施例中，降落区域161-la、161-lb各具有矩形剖面。于实施例中，降落区域161-la、161-lb各可具有圆形、椭圆形、方形、矩形或一些不规则形的剖面。因为接触层160-1为最低的接触层，导电体180不需穿过接触层160_1至设置于下方的层。因此，于此例中，接触层160-1在互连结构190之内不具有开口。回头参照图1，接触层160-2设置于接触层160-1的上方。接触层160_2包含设置于接触层160-1上的降落区域161-la的上方的开口 250。开口 250具有远侧的纵向侧壁 251a及近侧的纵向侧壁251b，定义出开口 250的长度252。开口 250的长度252至少与设置于下方的降落区域161-la的长度201 —样长，使得用于降落区域161_la的导电体180 可穿过接触层160-2。接触层160-2也包含设置于降落区域161-lb的上方的开口 255。开口 255具有远侧的和近侧的纵向侧壁256a、256b，定义出开口 255的长度257。开口 255的长度257至少与设置于下方的降落区域161-lb的长度203 —样长，使得用于降落区域161-lb的导电体 180可穿过接触层160-2。接触层160-2也包含第一及第二降落区域161-2a、161_2b，其分别相邻于开口 250、255。第一及第二降落区域161-2a、161-2b为用于与导电体180接触的接触层160-2 的部分。图2B绘示接触层160-2的一部分的平面视图，包括互连结构190之内的第一及第二降落区域 161-2a、161-2b 以及开口 250、255。如图2B所示，开口 250具有纵向侧壁251a、251b，定义出开口 250的长度252，以及具有横向侧壁253a、253b，定义出开口 250的宽度254。宽度254至少与设置于下方的降落区域161-la的宽度200 —样宽，使得导电体180可穿过开口 250。开口 255具有纵向侧壁256a、256b，定义出长度257，以及具有横向侧壁258a、 258b，定义出宽度259。宽度259至少与设置于下方的降落区域161_lb的宽度202 —样宽， 使得导电体180可穿过开口 255。在图2B的平面视图中，开口 250、255各具有矩形剖面。于实施例中，开口 250、255 取决于用以形成此些开口的掩模的形状，开口 250、255各可具有圆形、椭圆形、方形、矩形或一些不规则形的剖面。如图2B所示，降落区域161_2a相邻于开口 250，且于横向方向上具有宽度204，并于纵向方向上具有长度205。降落区域161-2b相邻于开口 255,且于横向方向上具有宽度 206，并于纵向方向上具有长度207。回头参照图1，接触层160-3设置于接触层160-2的上方。接触层160_3包含设置于接触层160-1上的降落区域161-la及接触层160-2上的降落区域161_2a的上方的开口 260。开口 260具有远侧的和近侧的纵向侧壁261a、261b，定义出开口 260的长度262。开口 260的长度262至少与设置于下方的降落区域161-la及161_2a的长度201及205的总和一样长，使得用于降落区域161-la及161-2a的导电体180可穿过接触层160-3。如图I所示，开口 260的远侧纵向侧壁261a垂直地对齐于设置于下方的开口 250 的远侧纵向侧壁251a。在以下更详细描述的制造实施例中，能使用单一刻蚀掩模中的开口及一个形成于此单一刻蚀掩模中的开口上的额外的掩模，以及用于刻蚀此额外的掩模的过程，来形成开口，而不需关键的对齐步骤，因而导致具有远侧纵向侧壁(261a、251a、…)的开口是沿着经垂直对齐的单一刻蚀掩模的周边而形成。
接触层160-3也包含设置于接触层160-1上的降落区域161_lb及接触层160_2上的降落区域161_2b的上方的开口 265。开口 265具有外侧和内侧的纵向侧壁266a、266b， 定义出开口 265的长度267。开口 265的外侧纵向侧壁266a垂直地对齐于设置于下方的开口 255的外侧纵向侧壁256a。开口 265的长度267至少与设置于下方的降落区域161_lb及161_2b的长度203 及207的总和一样长，使得用于降落区域161-lb及161-2b的导电体180可穿过接触层
160-3。接触层160-3也包含第一及第二降落区域161-3a、161_3b，其分别相邻于开口 260、265。第一及第二降落区域161-3a、161-3b为用于与导电体180接触的接触层160-3 的部分。图2C绘示接触层160-3的一部分的平面视图，包括互连结构190之内的第一及第二降落区域 161-3a、161-3b 以及开口 260、265。如图2C所示，开口 260具有外侧和内侧的纵向侧壁26la、261b，定义出开口 260的长度262，以及具有横向侧壁263a、263b，定义出开口 260的宽度264a、264b。宽度264a至少与设置于下方的降落区域161-la的宽度200 —样宽，且宽度264b至少与设置于下方的降落区域161_2a的宽度204 —样宽，使得导电体180可穿过开口 260。在所示的实施例中，宽度264a及264b实质上相同。或者，为了容纳具有不同的宽度的降落区域，宽度264a及264b可为不同。开口 265具有纵向侧壁266a、266b，定义出长度267，以及具有横向侧壁268a、 268b，定义出宽度269a、269b。宽度269a至少与设置于下方的降落区域161_lb的宽度202 一样宽，且宽度26%至少与设置于下方的降落区域161-2b的宽度206 —样宽，使得导电体 180可穿过开口 265。如图2C所示，降落区域161_3a相邻于开口 260，且于横向方向上具有宽度214，并于纵向方向上具有长度215。降落区域161-3b相邻于开口 265,且于横向方向上具有宽度 216，并于纵向方向上具有长度217。回头参照图1，接触层160-4设置于接触层160-3的上方。接触层160_4包含设置于接触层160-1上的降落区域161-la、接触层160-2上的降落区域161_2a以及接触层
160-3上的降落区域161-3a的上方的开口 270。开口 270具有纵向侧壁271a、271b，定义出开口 270的长度272。开口 270的长度272至少与设置于下方的降落区域161_la、161_2a 以及161-3a的长度201、205以及215的总和一样长，使得用于降落区域161_la、161_2a以及161-3a的导电体180可穿过接触层160-4。如图I所示，开口 270的纵向侧壁271a垂直地对齐于设置于下方的开口 260的纵向侧壁261a。接触层160-4也包含设置于接触层160-1上的降落区域161_lb、接触层160_2上的降落区域161_2b以及接触层160-3上的降落区域161-3b的上方的开口 275。开口 275 具有纵向侧壁276a、276b，定义出开口 275的长度277。开口 275的纵向侧壁276a垂直地对齐于设置于下方的开口 265的纵向侧壁266a。开口 275的长度277至少与设置于下方的降落区域161_lb、161_2b以及161_3b 的长度203,207以及217的总和一样长，使得用于降落区域161-lb、161-2b以及161_3b的导电体180可穿过接触层160-4。
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接触层160-4也包含在开口 270、275之间的降落区域161-4。降落区域161_4为用于与导电体180接触的接触层160-4的部分。在图I中，接触层160-4具有一个降落区域161-4。或者，接触层160-4可包含多于一个的降落区域。图2D绘示接触层160-4的一部分的平面视图，包括互连结构190之内的降落区域
161-4a 以及开口 270,275ο如图2D所示，开口 270具有纵向侧壁271a、271b，定义出开口 270的长度272，以及具有横向侧壁273a、273b，定义出开口 270的宽度274a、274b、274c。宽度274a、274b、274c 至少与设置于下方的降落区域161-la、161-2a及161_3a的宽度200、204及214 —样宽，以使导电体180可穿过开口 270。开口 275具有纵向侧壁276a、276b，定义出长度277，以及具有横向侧壁278a、 278b，定义出宽度279a、279b、279c。宽度279a、279b、279c至少与设置于下方的降落区域
161-lb、161-2b及161-3b的宽度202、206及216 —样宽，以使导电体180可穿过开口 275。如图2D所示，降落区域161-4位于开口 270、275之间，且于横向方向上具有宽度 224，并于纵向方向上具有长度225。回头参照图1，开口 270、260及250的远侧纵向侧壁271a、261a及251a为垂直地对齐，以使开口 270、260及250于长度上的相异处是起因于侧壁271b、261b及251b的水平偏移。在此所使用，元件或特征「垂直地对齐」是实质上齐平(flush)于与横向及纵向方向二者皆垂直的一虚平面。在此所使用的术语「实质上齐平」意图涵盖于开口的形成中的制造容许限度(tolerance)，其中此开口的形成是使用单一刻蚀掩模中的开口，以及使用能造成侧壁的平面性的变异的多重刻蚀处理。如图I所示，开口 275、265及255的纵向侧壁276a、266a及256a为垂直地对齐。相似地，于层中的开口的横向侧壁亦垂直地对齐。参照图2A至图2D，开口 270、260 及250的横向侧壁273a、263a及253a为垂直地对齐。此外，横向侧壁273b、263b及253b 为垂直地对齐。对于开口 275、265及255，纵向侧壁276a、266a及256a为垂直地对齐，且横向侧壁278b、268b及258b为垂直地对齐。在所示的实施例中，在不同接触层160-1至160-4中的开口在横向方向上具有实质上相同的宽度。或者，为了容纳具有不同的宽度的降落区域，开口的宽度可沿着纵向方向有所变化，例如以类似阶梯状的形式。用于实行如在此所述的互连结构190的此技术，相较于现有技艺的技术，能显著地减少用于与多个接触层160-1至160-4接触所需要的面积或底面积(footprint)。因此, 在不同的接触层160-1至160-4中能够有更多的空间来实行存储器电路。相较于现有技艺的技术，如此能在上层中允许较高的存储密度及较小的每比特的成本。在图I的剖面图中，互连结构190内的开口导致诸层于接触层160-4上的降落区域161-4的两侧上具有类似阶梯图样。亦即，于各层中的两个开口，对称于一皆垂直于纵向方向及横向方向的轴，且各层的两个降落区域亦对称于此轴。如在此所述，术语「对称」 意图涵盖于开口的形成中的制造容许限度，其中此开口的形成是使用单一刻蚀掩模中的开口，以及使用能造成开口的尺度的变异的多重刻蚀处理。在其它的实施例中，各层包含单一开口及单一降落区域，此些层仅于单侧上具有类似阶梯图样。
于所示的范例中，表示四个接触层160-1至160-4。更一般而言，在此描述的小的互连结构能实行于层O至N，其中N至少为2。一般而言，层(i)设置于层(i-1)的上方，其中⑴等于I至N，且层⑴于层⑴上具有相邻于降落区域⑴的开口(i)。开口⑴延伸于层(i-i)上的降落区域(i-i)的上方，且当(i)大于I时，开口(i)延伸于层(i-i)相邻的开口(i-Ι)的上方。开口(i)具有与层(i)中的开口(i-Ι)的远侧纵向侧壁对齐的远侧纵向侧壁，且具有定义开口(i)的长度的近侧纵向侧壁。若有的话，开口(i)的长度至少与降落区域(i-i)的长度加上开口(i-i)的长度一样长。当(i)大于I时，开口(i)具有与层(i-Ι)中的开口(i-Ι)的横向侧壁对齐的横向侧壁，且定义开口(i)的宽度至少与降落区域(i-Ι)的宽度一样宽。其它类型的存储单元及配置可使用于其它的实施例中。可使用的其它类型的存储单元例如包含介电质电荷捕捉及浮动栅极存储单元。举例而言，在另一种装置的层中可实行为由绝缘材料分隔的平面存储单元阵列，并于层内使用薄膜晶体管或相关技术来形成存取装置及存取线。此外，在此描述的互连结构可以其它类型的三维叠层集成电路装置来实行，其中，具有于小的底面积区内延伸至装置中的不同层的导电体为有利的。图3A绘示三维叠层集成电路装置100的一部分的剖视图，三维叠层集成电路装置 100包含存储器阵列区域110及具有在此描述的互连结构190的周围区域120。在图3A中，存储器阵列区域110实行为如描述于Lung的美国专利申请案第 12/430，290号案中的一次性可编程多层存储单元，此案为本申请案的受让人所共同拥有且在此做为参照。在此描述以作为代表的集成电路结构可实行于描述于此的三维互连结构。存储器阵列区域110包含存储单元存取层112，存储单元存取层112包含水平场效晶体管存取装置131a、131b，水平场效晶体管存取装置131a、131b于半导体衬底130中具有源极区132a、132b及漏极区134a、134b。衬底130可包括块状硅(bulk silicon)或绝缘层上硅层或其它用于支撑集成电路的已知结构。沟道隔离结构135a、135b隔绝衬底130 中的区域。字线(11^)140&、14013作用为存取装置131&、13113的栅极。接触插塞(contact plug) 142a、142b延伸穿过层间介电质144,以将漏极区134a、134b稱合至位线(BL) 150a、 150b。接触垫152a、152b耦合至设置于下方的接触窗146a、146b，并提供连接至存取晶体管的源极区132a、132b。接触垫152a、152b及位线150a、150b位于层间介电质154之内。于所示的范例中，此些接触层由材料的各自的平面导电层所组成，此材料例如经掺杂的多晶硅。或者，此些接触层不需要是平面叠层的材料层，反而是能沿着垂直维度有所改变的材料层。绝缘层165-1至165-3逐一分隔接触层160_1至160_4。绝缘层166设置于接触层160-1至160-4及绝缘层165-1至165-3的上方。多个电极柱(electrode pillar) 171a、171b排列于存储单元存取层112的顶部上，且延伸穿过此些接触层。于此图中，第一电极柱171a包含中央导电核层170a，此导电核层170a例如由钨或其它合适的电极材料所制作，且由多晶硅覆盖层172a所围绕。反熔丝材料层174a，或其它可编程存储器材料层，是形成于多晶硅覆盖层172a及多个接触层160-1 至160-4之间。于此范例中，接触层160-1至160-4包括相对高度掺杂的η型多晶硅，而多晶硅覆盖层172a则包括相对轻度掺杂的P型多晶硅。较佳地，多晶硅覆盖层172a的厚度大于由P-η接面所形成的空乏区的深度。空乏区的深度是部分地由用于形成空乏区的η型及P型多晶硅的相对掺杂浓度决定。接触层160-1至160-4及覆盖层172a亦能使用非晶硅来实行。另外，亦能使用其它半导电体材料。第一电极柱171a被稱合至接触垫152a。第二电极柱171b包含导电核层170b、多晶硅覆盖层172b及反熔丝材料层174b，被耦合至接触垫152b。多个接触层160-1至160-4及电极柱171a、171b间的接口区域，包含存储器元件， 此存储器元件包括与整流器串连的可编程元件，将于下详加解释。于原生状态中，电极柱171a的反熔丝材料层174a具有高电阻，此反熔丝材料层 174a可为二氧化硅、氮氧化硅或其它硅氧化物。可使用其它如氮化硅的反熔丝材料。于通过施加适当的电压给字线140、位线150及多个接触层160-1至160-4来编程之后，反熔丝材料层174a被击穿，且于相邻一对应层的反熔丝材料内的有源区呈现低电阻状态。如图3A所示，接触层160-1至160_4的多个导电层延伸进入周围区域120，此处是支持用以连接至多个接触层160-1至160-4的电路及导电体180。各种各样的装置实行于周围区域120，以支持集成电路100上的译码逻辑电路和其它电路。导电体180被排列于互连结构190之内，以接触不同接触层160_1至160_4上的降落区域。如以下更详细的讨论，用于各个特定接触层160-1至160-4的导电体180延伸穿过设置于上方的层的开口，至包含导电互连185的导线层。导电互连185提供为接触层 160-1至160-4与周围区域120中的译码电路之间的互连。如图3A中用虚线所表示，接触不同的接触层160-1至160_4的导电体180被排列为成沿着纵向方向延伸进出于图3A中所示的剖面。图3B绘示穿过图3A的互连结构190以纵向方向沿着图3B-图3B线的剖面视图， 表示类似图I所示的互连结构190的视图。如图3B中可见，用于各个特定接触层的导电体 180延伸穿过设置于上方的层的开口，以接触降落区域。于所示的范例中，表示四个接触层160-1至160-4。更一般而言，在此描述的小的互连结构能实行于层O至N，其中N至少为2。其它类型的存储单元及配置可使用于其它的实施例中。举例而言，在另一种装置的层中可实行为由绝缘材料分隔的平面存储单元阵列，并于层内使用薄膜晶体管或相关技术来形成存取装置及存取线。此外，在此描述的互连结构可以其它类型的三维叠层集成电路装置来实行，其中，具有于小的底面积区内延伸至装置中的不同层的导电体为有利的。在图3A及图3B中，表示单一互连结构190。可于装置中的不同位置排列多个互连结构，例如围绕存储器阵列区域110，以提供更平均的电力分配。图4绘示装置100的一实施例的布局的上视图，装置100包含两个串行的互连结构，包含在阵列的各自侧边上的周围区域120中区域190-1和区域190-2的串行。图5绘示一实施例的布局的上视图，装置100包含四个串行的互连结构，包含在阵列的所有四个侧边上的周围区域120中的串行 190-1、190-2、190-3及190-4。举例而言，阵列尺寸包含1000个行(column)及1000个列 (row)单元，且具有10层，特征尺寸F定义字线宽度及位线宽度，且其中层上的降落区域的尺寸约为F，则可知一个互连结构所占用的面积的长度约为2F乘上层的数量或者约为20F， 而每字线之间距约为2F或更宽，使阵列的宽度约为2000F。因此，如此范例所示，约100个互连结构可形成于如沿着阵列宽度的串行190-3的串行中，且也有相似数量可形成于如沿着阵列长度的串行190-1的串行中在又一另外的其它实施例中，除了于周围区域120具有互连结构以外，或是作为取代，一个或多个互连结构可实行于存储器阵列区域110内。此外，互连结构可以对角线方向或以任何其它方向延伸，而非平行于存储器阵列区域110的一边缘。图6绘示包含在此所述互连结构的存储器装置的一部分的示意图。第一电极柱 171a耦合至存取晶体管131a，存取晶体管131a是使用位线150a及字线140a所选择。多个存储器元件544-1至544-4连接至电极柱171a。各个存储器元件包含可编程元件548与整流器549串联。即使反熔丝材料层是位于p-n接面，此串联排列仍代表如图3A及图3B 所示的结构。可编程元件548通过通常用于指示反熔丝的符号来代表。然而，将可理解亦可使用其它类型的可编程电阻材料及结构。此外，通过电极柱中的导电平面与多晶硅之间的p-n接面来实行的整流器549，亦可被其它整流器所取代。举例而言，可使用基于如锗硅化物或其它合适的材料的固态电解质的整流器，以提供整流器。其它代表性的固态电解质材料请参照美国专利案第7，382，647号案。各存储器元件544-1至544-4耦合至对应的导电接触层160_1至160_4。接触层 160-1至160-4经由导电体180及互连185耦合至平面译码器546。平面译码器546响应于地址以施加一电压，如接地547，至所选择的层，以使存储器元件中的整流器被顺向偏压而导通，并施加一电压至或浮动非选择的层，以使存储器元件中的整流器被逆向偏压或不导通。图7绘示集成电路装置300的简化方块图，集成电路装置300包含具有在此描述的互连结构的三维存储器阵列360。列译码器361耦合至沿着存储器阵列360中的列来排列的多个字线140。行译码器363耦合至沿着存储器阵列360中的行来排列的多个位线150， 用于读取及编程来自阵列360中的存储单元的数据。平面译码器546经由导电体180及互连185耦合至存储器阵列360中的多个接触层160-1至160-4。于总线365上，将地址供应至行译码器363、列译码器361及平面译码器546。于此范例中，方块366中的感测放大器及数据输入结构，透过数据总线367耦合至行译码器363。从集成电路300上的输入/输出端口，透过数据输入线371，将数据供应至方块366中的数据输入结构。于所述的实施例中，集成电路300上包含其它电路374，例如一般目的的处理器或特殊目的的应用电路，或者提供单芯片系统(system-on-a-chip)功能的模块的组合。从方块366中的感测放大器， 透过数据输出线372，将数据供应至集成电路300上的输入/输出端口，或者供应至集成电路300的内部或外部的其它数据目的地。使用偏压安排状态机器369而实行于此范例中的控制器，控制经由电压供应器或于方块368中的供应器所产生或所提供的偏压安排供应电压的施加，例如读取电压及编程电压。控制器可使用如已知技艺的特殊目的逻辑电路来实行。于另外实施例中，控制器包括一般目的处理器，此处理器可实行于相同的集成电路上，此集成电路执行计算机程序以控制装置的操作。在又一其它实施例中，特殊目的逻辑电路及一般目的处理器的组合可被利用于此控制器的实行。图8A至图SC至图15绘示用以制造描述于此且具有非常小的底面积区的互连结构的制造流程的实施例中的步骤。
图8A及图SC绘示制造流程的第一步骤的剖面视图，而图SB绘示制造流程的第一步骤的上视图。对于此应用的目的，第一步骤涉及形成多个接触层160-1至160-4设置于所提供的存储单元存取层112的上方。于所示的实施例中，图8A至图SC所绘示的结构是使用由Lung所共同拥有的美国专利申请案第12/430，290号案所述的工艺来形成，此案做为上述的参照。在另外的实施例中，接触层可通过如已知技艺的标准工艺来形成，且可包含存取装置例如晶体管与二极管、字线、位线与源极线、导电插塞以及衬底内掺杂区域，取决于此装置，其中描述于此的互连结构被实行。如上所述，用于存储器阵列区域110的其它类型的存储单元及配置亦可使用于另外的实施例。接着，具有开口 810的第一掩模800形成于图8A至图8C中所示的结构上，而产生图9A至图9B的上视图及剖面视图分别绘示的结构。第一掩模800可通过沉积用于第一掩模800的层来形成，并使用光刻技术图案化此层以形成开口 810。第一掩模可包括例如硬掩模材料，如氮化硅、硅氧化物或氮氧化硅。于第一掩模800中的开口 810围绕于接触层160_1至160_4上的降落区域的组合的周边。因此,开口 810的宽度192至少与接触层160-1至160-4上的降落区域的宽度一样宽，以使后续形成的导电体180可穿过接触层中的开口。开口 810的长度194至少与接触层160-1至160-4上的降落区域的长度的总和一样长，以使后续形成的导电体180可穿过接触层中的开口。接着，第二刻蚀掩模900形成于图9A至图9B中所示的结构上，包含于开口 810内， 而产生图IOA至图IOB的上视图及剖面视图分别绘示的结构。如图中所示，第二刻蚀掩模 900具有长度910小于开口 810的长度194，且第二刻蚀掩模900具有至少与开口 810的宽度192 —样宽的宽度。于所示的实施例中，第二刻蚀掩模900包括相对于第一掩模800的材料可选择性地被刻蚀的材料，以使第二掩模900于开口 810内的长度，可于下述之后续工艺步骤中选择性地减少。换句话说，对于用以减少第二掩模900的长度的工艺，第二掩模900的材料所具有的刻蚀率大于第一掩模800的材料的刻蚀率。举例而言，于此实施例中，第一掩模800包括硬掩模材料，第二掩模可包括光刻胶材料。接着，使用第一及第二掩模800、900做为刻蚀掩模，于图IOA至图IOB所示的结构上进行刻蚀工艺，而产生图IlA至图IlB的上视图及剖面视图分别绘示的结构。刻蚀工艺可使用单一刻蚀化学物来实施，例如时序模式刻蚀(timing mode etching)。或者,刻蚀工艺可使用相异的刻蚀化学物来实施，以个别地刻蚀绝缘层166、接触层160-4、绝缘材料165-3 及接触层160-3。此刻蚀形成穿过接触层160-4的开口 1000，以暴露出接触层160_3的一部分。开口 1000设置于接触层160-1上的降落区域161-la的上方。开口 1000具有至少与降落区域161-la的长度一样长的长度1002，且具有至少与降落区域161_la的宽度一样宽的宽度 1004。此刻蚀亦形成穿过接触层160-4的开口 1010，以暴露出接触层160_3的一部分。 开口 1010设置于接触层160-1上的降落区域161-lb的上方。开口 1010具有至少与降落区域161-lb的长度一样长的长度1012，且具有至少与降落区域161-lb的宽度一样宽的宽度 1004。接着，减少掩模900的长度910以形成经减少长度的掩模1100，其具有长度1110， 而产生图12A至图12B的上视图及剖面视图分别绘示的结构。于所示的实施例中，掩模900 包括光刻胶材料，并可例如使用具有以CL2或HBr为基底的化学物的反应离子刻蚀来修剪掩模900。接着，使用第一掩模800及经减少长度的掩模1100做为刻蚀掩模，于图12A至图 12B所示的结构上进行刻蚀工艺，而产生图13A至图13B的上视图及剖面视图分别绘示的结构。刻蚀工艺延伸开口 1000、1010穿过接触层160-3，以暴露出设置于接触层160-2的下方的部分。此刻蚀亦形成开口 1200、1210穿过接触层160-4的部分，因掩模1100的长度的减少，不再被掩模1100所覆盖，以此暴露出接触层160-3的部分。开口 1200是形成相邻于开口 1000，且设置于接触层160-2上的降落区域161-2a的上方。开口 1200具有至少与降落区域161-2a的长度一样长的长度1202，且具有至少与降落区域161_2a的宽度一样宽的宽度 1204。开口 1210是形成相邻于开口 1010，且设置于接触层160_2上的降落区域161_2b 的上方。开口 1210具有至少与降落区域161-2b的长度一样长的长度1212，且具有至少与降落区域161-2b的宽度一样宽的宽度1204。接着，减少掩模1100的长度1110以形成经减少长度的掩模1300，其具有长度 1305。使用第一掩模800及掩模1300做为刻蚀掩模，来进行刻蚀工艺而产生图14A至图 14B的上视图及剖面视图分别绘示的结构。刻蚀工艺延伸开口 1000、1010穿过接触层160-2，以暴露出接触层160-1上的降落区域161-la、161-lb。刻蚀工艺亦延伸开口 1200、1210穿过接触层160-3，以暴露出接触层 160-2 上的降落区域 161-2a、161-2b。此刻蚀亦形成开口 1310、1320穿过接触层160_4的部分，因掩模1300的长度的减少，不再被覆盖，以此暴露出接触层160-3上的降落区域161-3a、161-3b。开口 1310被形成相邻于开口 1200。开口 1310具有至少与降落区域161_3a的长度一样长的长度1312，且具有至少与降落区域161-3a的宽度一样宽的宽度1314。开口 1320被形成相邻于开口 1210。开口 1320具有至少与降落区域161_3b的长度一样长的长度1322，且具有至少与降落区域161-3b的宽度一样宽的宽度1324。接着，绝缘填充材料1400被沉积于图14A至图14B所示的结构上，并执行平坦化工艺，如化学机械抛光(Chemical Mechanical Polishing, CMP),以移除掩模800、1300,而产生图15的剖面视图中所示的结构。接着，形成光刻图案，以定义用于导电体180并连接至降落区域的通孔。可应用反应离子刻蚀，以形成高深宽比的通孔穿过绝缘填充材料1400，以提供用于导电体180的通孔。于开设通孔之后，以钨或其它导电材料填充此通孔，以形成导电体180。然后应用金属化工艺以形成互连185，以提供导电体180与装置上的平面译码电路之间的连接。最后，应用后端工艺(back end of line, BEOL)以完成集成电路，而产生图3A至图3B中所示的结构。于不同接触层中用于使导电体穿过至设置于下方的接触层上的降落区域的开口， 是通过使用于单一刻蚀掩模800中的开口 810而图案化接触层来形成，并且使用用于刻蚀额外的掩模的工艺，而不必关键对齐步骤。因此，于不同接触层中具有垂直对齐的侧壁的开口，是以自我对准的方式来形成。于上所示的范例中，掩模800中的开口 810于平面视角上具有矩形的剖面。因此， 于不同接触层中的开口，沿着横向方向上具有实质上相同的宽度。或者，取决于不同接触层的降落区域的形状，掩模800中的开口可具有圆形、椭圆形、方形、矩形或一些不规则形的剖面。举例而言，为了容纳具有不同宽度的降落区域，掩模800中的开口的宽度能沿着纵向方向而有所变化。图16绘示掩模800中的开口 1510的平面视图，此掩模800以类似阶梯的方式沿着纵向方向具有变化的宽度，而造成接触层中的开口的宽度因此有所变化。现在将主要参照图17至图34A来描述本发明。下列描述通常将参照特定结构的实施例及方法。应理解为并非有意于限制发明至特定揭露的实施例及方法，而是可使用其它特征、元件、方法及实施例来实行。将描述较佳的实施例以说明本发明，而非限制由权利要求范围所定义的本发明的范畴。此些已知技艺者将承认以下描述的各种均等的变化。于不同实施例中，相同的元件以相同的元件符号共同参照。图17至图34A绘示制造另一个三维叠层集成电路装置的范例的结构及方法，相似的标号相当于相似的结构。图17及图17A为三维叠层集成电路装置的此范例的互连区域17 的简化侧剖面及上视图。在此范例中，互连区域17包括四个互连接触层18，其标记为18. I 至18. 4，四个导电体54，其标记为54. I至54. 4，以及一个接地导电体55。导电体54具有第一部分57穿过接触层18,及具有第二部分59穿过层间介电质52及停止层(Stopping Layer) 27，以电性连接至接触层18的导电层34 (标记为34. I至34. 4)的互连接触区域 14(标记为14. I至14. 4)的其中一个。第一部分57是由介电侧壁间隔物61所围绕，以将导电体54电性隔离于导电层34，使导电体不要电性接触。此外，接地导电体55电性连接至各接触层18的各导电层34。图18及图18A绘示互连区域17的制造的初始步骤。使用光刻胶材料88刻蚀接触开口 33及接地接触开口 35，穿过上层24以暴露出第一接触层18. I的上层导电层34. 1， 其中接触开口 33标记为开口 33. I至33. 4，接地接触开口 35是绘示于图18A中。接触开口 33的刻蚀之后，光刻胶材料88被剥除，并形成第一光刻胶掩模89于互连区域17上，如图19 及图19A所示。第一掩模89暴露每隔一个开口 33，亦即在此例中的开口 33. 2及33. 4。如图19A，掩模89也覆盖接地接触开口 35。经由比较图17与图18可知，接触开口 33的位置决定导电体54的位置，接地接触开口 35的位置决定接地导电体55的位置。在此范例中， 导电体54以及互连接触区域14具有恒定的间距。图20及图20A绘示穿过在暴露出的接触开口 33. 2及33. 4下的单一接触层18. I 的刻蚀结果。第一掩模89然后被剥除，随之形成如图21及图21A所示的第二光刻胶掩模 90。第二掩模90用以暴露出接触开口 33. 3及33. 4，同时覆盖接触开口 33. I及33. 2以及接地接触开口 35。图21绘示第一掩模89的移除及第二掩模90形成于图20的结构上的结
22果，使得从左边数来的第一和第二接触开口 33. I及33. 2是被第二掩模所覆盖，而第三和第四接触开口 33. 3及33. 4则裸露。图22及图22A绘示向下穿过第三及第四接触开口 33. 3及33. 4的两个接触层18 的刻蚀结果。亦即，接触层18. I及18. 2于接触开口 33. 3被刻蚀穿过，而接触层18. 2及
18.3于接触开口 33. 4被刻蚀穿过。图23及图23A绘示移除图22的第二掩模90后的结构。可见接触开口 33. I至33. 4向下延伸至接触层18. I至18. 4的导电层34. I至34. 4。图24及图24A绘示图23在开口 33. I至33. 4的侧壁上形成侧壁间隔物61后的结构。侧壁间隔物61将接触开口 33. 2,33. 3及33. 4电性绝缘于接触开口所通过的接触层 18的导电层34。图25及图25A绘示图24的结构加上图25所示接地接触开口 35的剖面视图。所有的接触开口 33被光刻胶材料92所覆盖，而接地接触开口 35则暴露。图26及图26A绘示图25于接地接触开口 35刻蚀穿过三个接触层18后的结构，以暴露出导电层34. I至34. 4 到接地接触开口 35的内部。图27及图27A绘示图26移除光刻胶材料92后的结构。图28及图28A绘示图27沉积电性导电材料93后的结构，电性导电材料93通常为多晶硅，以此填充接触开口 33及接地接触开口 35。在接触开口 33及接地接触开口 35内的此材料93分别形成导电体54与接地导电体55。如果需要的话，于接地接触开口侧壁的绝缘层36的部分可被回刻蚀或是在接地接触开口 35内形成接地导电体55前先移除，以增强接地导电体55与接触层18的导电层34之间的电性接触。此于图28中围绕接地导电体 55的绝缘层36中是通过虚线来表示。电性导电材料93也覆盖上层24的介电层26。此后，图28的结构被刻蚀移除覆盖介电层26的电性导电材料93。此绘示于图29及图29A。使图29的结构承受例如化学机械抛光(chemical mechanical polishing)向下至停止层27,产生图30的结构。图31及图31A绘示图30沉积停止层96随后沉积层间介电质97于停止层上后的结构，停止层96通常为氮化硅。接着图31的结构具有接触开口 33及接地接触开口 35的延伸部分，其是穿过层间介电质97及停止层96至导电体54及接地导电体55而形成，导电体54标记为54. I至54. 4。见图32及图32A，随后以导电材料填充此延伸部分，例如钨，以产生导电体54及接地导电体55。导电体54具有第一部分57延伸穿越接触层18，以及第二部分59延伸穿越上层24。在一些例子中，停止层96为氮化硅，而层间介电质97为二氧化硅。然而，停止层 96可为其它介电材料层，如二氧化硅或其它氧化硅及氮化硅的层。侧壁间隔物61可为氮化硅但亦可为其它材料，如二氧化硅或氧/硅氮化物的多层。相似地，介电层25通常为氮化娃但也可为例如二氧化娃。导电体54的第一部分57通常为多晶娃但也可为其它导电材料，如N+多晶硅、钨、氮化钛(TiN)等。而且，导电体54的整体长度可为相同的材料，如钨。图33是以图形绘示一组十六个接触开口，表示四组不同的接触开口 33，刻蚀至十六个不同的深度，通过仅使用四个掩模来提供通道进入十六个接触层18。图34及图34A为一三维叠层集成电路装置的剖面及平面视图。图34为沿着字线 94绘示，此字线是通过层95而电性隔离于例如介电质和半导体层交替的叠层。层95可为例如氧化硅和氮化硅的交替，作为电荷捕捉层。以下的范例讨论提供电性连接至互连接触区域14的方法，互连接触区域14位于用于三维叠层集成电路装置的互连区域17的接触层18的叠层处。在此范例中互连区域17 包括上层24，上层的下具有接触层18的叠层，各接触层包括导电层34及绝缘层36。设置于互连区域17上的任何上层24的至少一部分被移除，以暴露出第一接触层18. 1，并产生对于各接触层18的接触开口 33。此绘示于图18中。使用一组N个刻蚀掩模，于接触层18的叠层处来产生2N层的互连接触区域14， 层数多达且包含2N。虽然大部分的图示为有四个接触层18的范例，在此范例中接触层的数量将增加至16个接触层，因此N = 4。在此的讨论将亦参照图33，其中包括16个接触开口 33的图形代表。使用掩模来刻蚀接触开口 33多达且包含2N个接触层，在此例为16个接触层。步骤如以下所执行。参考图19，使用第一掩模89于每隔一个开口来刻蚀一个接触层18。没有被第一掩模89覆盖的接触开口视为等同于图33所示围绕接触开口 33. 2,33. 4等的八个点状线盒子。接着，参考图21，使用第二掩模90于以一组第一至第四接触开口的顺序的第三和第四接触开口来刻蚀两个接触层18。第二掩模90视为等同于图33所示于一组四个接触开口当中围绕两个相邻接触开口 33的四组短虚线盒子。在此范例中被刻蚀的第三和第四接触开口，为第一接触开口 33. I至第四接触开口 33. 4该组的接触开口 33. 3和33. 4、接触开口 33. 5至33. 8该组的接触开口 33. 7和33. 8等。由图22可见，第一和第二掩模89、90的使用提供了向下至四个接触层18. I至18. 4各层的接触开口 33。接着具有16个接触层18的此范例，使用第三掩模(未绘示)于以一组第一至第八接触开口的顺序的第五至第八接触开口 33来刻蚀四个接触层18。此通过图33中的两个长虚线盒子来指出。使用第四掩模(未绘示)于以至少一组第一至第十六接触开口的顺序的第九至第十六接触开口 33来刻蚀八个接触层18。此通过图33中的一个实线盒子来指出。注意有一半的接触开口是通过各第一、第二、第三和第四掩模来刻蚀。参考图24，介电层61形成于各个接触开口 33的侧壁上。导电体54然后形成以穿过接触开口 33至接触层18的互连接触区域14，此介电层沿着侧壁将导电体54电性隔离于导电层34如以上参照图18及图19的讨论，接地接触开口 35通常以与接触开口 33. I相同的方式所形成。然而，参考图24，在接触开口 33内形成导电体54之前，接地接触开口 35在上层24内的部分两旁排列有侧壁间隔物，参考图26，再被刻蚀穿过接触层18，然后如图28 所示填有电性导电材料以产生接地导电体55。接地导电体55电性接触各导电层34。相反地，因为介电侧壁间隔物61的使用，导电体54. I至54. 4仅接触单一导电层34。在一些范例中，接地导电体55可不与各导电层34电性接触。在以上的范例中，接触开口 33是从左数到右。如果需要的话，接触开口可从左数到右或从右数到左或是依据设计需求以其它顺序数数。关键点为总是使一半的接触开口通过各掩模来打开。亦即，当有偶数的接触开口时，各掩模将打开一半的接触开口，当有奇数的接触开口时，例如15个，各掩模将打开稍为多于或稍微少于一半的接触开口，例如7或8。 一层/两层/四层/八层的移除也可表示为对于各步骤20至2 (N-I)层的移除。图33的掩模和刻蚀程序以不同的形式绘示于图35中。在图35中，以及后续的图 36至图39中，O表示黑暗，亦即具有光刻胶材料，且I表示打开，亦即没有光刻胶材料，使得对于各掩模的16个接触开口有8个为打开。
若图33及图35的刻蚀流程范例对于掩模1-4移除一 / 二 /四/八层，则通过刻蚀顺序定位的接触层座落处(亦即刻蚀至)可识别为座落层，指定为0-15。在各个位置A 至P造成的接触层座落处(亦即刻蚀至)如图示为座落层0、1、2、3等。可使用其它的刻蚀顺序。举例而言，图36绘示刻蚀顺序的改变，其中交换被掩模 I及掩模4所刻蚀的层数，使得掩模I刻蚀8层，掩模2刻蚀2层，掩模3刻蚀4层，掩模4 刻蚀I层。在各个位置A至P造成的接触层座落处(亦即刻蚀至)如图示为座落层0、8、2、 10等。非改变刻蚀顺序，或是除了改变刻蚀顺序以外，亦即如比较图35及图36所演示的各个掩模所刻蚀的层数，掩模顺序可改变。此绘示于图37，其中掩模2刻蚀2层及掩模 3刻蚀4层，如图35的例子。然而，在图35的例子中对于掩模2的掩模顺序(00110011 等)变成图37的例子中对于掩模3的掩模顺序,在图35的例子中对于掩模3的掩模顺序 (00001111000等)变成图37的对于掩模2的掩模顺序。在各个位置A至P造成的接触层座落处(亦即刻蚀至)如图示为座落层0、1、4、5等。参照图38绘示的位置改变。在此范例中，对于掩模I至4所刻蚀的层数相同于图 35，即使位置A与位置J交换了，对于各个位置A至P的座落层也维持相同，包含对于A位置为层0，对于J位置为层9。然而，对于图35及图36的两个例子，对于各个位置A至P的刻蚀皆相同。在各个位置J、B、C等造成的接触层座落处(亦即刻蚀至)如图示为座落层
9、1、2、3 等。图39绘示采用图35的第一例且做图36的刻蚀顺序改变、图37的掩模顺序改变以及图38的位置改变的结果。然而，此造成的结构对于16个不同的位置仍有16个不同的座落层。在各个位置J、B、C等造成的接触层座落处(亦即刻蚀至)如图示为座落层9、8、
4、12 等。如以上参考的任何专利、专利申请案及印刷公开刊物是作为参照而结合于此。综上所述，虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视随附的权利要求范围所界定的为准。
权利要求
1.一种方法，使用于一互连区域具有至少四个接触层的一叠层的一三维叠层集成电路装置，以产生多个互连接触区域，该多个互连接触区域与该多个接触层的多个降落区域对齐且露出该多个接触层的该多个降落区域，各该接触层包括一导电层及一绝缘层，该方法包括移除设置于该互连区域上的任何一上层的至少一部分，以暴露出一第一接触层并产生用于各该接触层的多个接触开口；选择一组N个刻蚀掩模，用以于该多个接触层的该叠层处产生多个互连接触区域层，N 为至少等于2的整数；使用该多个N个刻蚀掩模以刻蚀该多个接触开口至多达且包含2的N次方个该多个接触层，该多个N个掩模使用步骤包括使用一第一掩模，以对于有效地一半的该多个接触开口刻蚀一个该接触层；使用一第二掩模，以对于有效地一半的该多个接触开口刻蚀两个该多个接触层；及该移除、该选择及该使用步骤是执行以致于该多个接触开口延伸至该多个2的N次方个接触层；以及通过形成多个导电体穿过该多个接触开口以接触于该多个接触层的该多个降落区域。
2.根据权利要求I所述的方法，其中该移除步骤是使用一额外的掩模来执行。
3.根据权利要求I所述的方法，其中该第一掩模使用步骤包括使用该第一掩模于每隔一个该接触开口刻蚀一个该接触层；以及该第二掩模使用步骤包括使用该第二掩模于至少一组第一至第四该多个接触开口中的该第三和该第四接触开口刻蚀两个该多个接触层。
4.根据权利要求I所述的方法，其中该多个N个掩模使用步骤更包括使用一第三掩模，以对于有效地一半的该多个接触开口刻蚀四个该多个接触层；以及使用一第四掩模，以对于有效地一半的该多个接触开口刻蚀八个该多个接触层。
5.根据权利要求4所述的方法，其中该第三掩模使用步骤包括使用该第三掩模于至少一组第一至第八该多个接触开口中的该第五至该第八接触开口刻蚀四个该多个接触层；以及该第四掩模使用步骤包括使用该第四掩模于至少一组第一至第十六该多个接触开口中的该第九至该第十六接触开口刻蚀八个该多个接触层。
6.根据权利要求4所述的方法，其中该第一掩模使用步骤是执行用来刻蚀位于该多个第二、第四、第六、第八、第十、第十二、第十四、第十六开口的一个该接触层；该第二掩模使用步骤是执行用来刻蚀位于该多个第三、第四、第七、第八、第十一、第十二、第十五、第十六开口的两个该多个接触层；该第三掩模使用步骤是执行用来刻蚀位于该多个第五至第八、第十三至第十六开口的四个该多个接触层；以及该第四掩模使用步骤是执行用来刻蚀位于该多个第九至第十六开口的八个该多个接触层。
7.根据权利要求4所述的方法，其中该第一掩模使用步骤是执行用来刻蚀位于该多个第二、第四、第六、第八、第十、第十二、第十四、第十六开口的八个该多个接触层；该第二掩模使用步骤是执行用来刻蚀位于该多个第五、第六、第七、第八、第十三、第十四、第十五、第十六开口的两个该多个接触层；该第三掩模使用步骤是执行用来刻蚀位于该多个第三、第四、第七、第八、第十一、第十二、第十五、第十六开口的四个该多个接触层；以及该第四掩模使用步骤是执行用来刻蚀位于该多个第九至第十六开口的一个该接触层。
8.根据权利要求I所述的方法，更包括产生一接地接触开口穿过该多个接触层；以及形成一接地导电体穿过该接地接触开口，以与该多个接触层的多个该多个导电层电性接触。
9.根据权利要求8所述的方法，其中该接地接触开口具有一接地接触开口侧壁，且更包括在该接地导电体形成步骤之前，移除于该接地接触开口侧壁的绝缘层的部分，所以该接地导电体增强该接地导电体与该多个接触层的多个该多个导电层之间的电性接触。
10.根据权利要求I所述的方法，其中该使用步骤是以不同于刻蚀的该多个接触层的编号顺序来执行。
11.根据权利要求I所述的方法，其中该多个接触开口具有多个侧壁，且更包括形成一介电层于该多个侧壁上。
12.一种方法，用于包括一互连区域的一类型的一三维叠层集成电路装置，该方法用以提供多个电性连接至位于该互连区域的多个接触层的一叠层处的多个降落区域，该互连区域包含一上层，该上层的下具有该多个接触层的该叠层，各该接触层包括一导电层及一绝缘层，该方法包括移除设置于该互连区域上的任何一上层的至少一部分，以暴露出一第一接触层并产生用于各该接触层的多个接触开口；选择一组N个刻蚀掩模，用于于该多个接触层的该叠层处产生多个互连接触区域层，N 为至少等于2的整数；使用该多个N个刻蚀掩模以刻蚀该多个接触开口至多达且包含2的N次方个该多个接触层，该多个N个掩模使用步骤包括使用一第一掩模，以对于有效地一半的该多个接触开口刻蚀一个该接触层；使用一第二掩模，以对于有效地一半的该多个接触开口刻蚀两个该多个接触层；及该移除、该选择及该使用步骤是执行以致于该多个接触开口定义多个侧壁且延伸至该多个2的N次方个接触层；形成一介电层于该多个侧壁上；以及形成多个导电体穿过该多个接触开口至位于该多个接触层的该多个降落区域，该多个介电层将该多个导电体电性绝缘于该多个侧壁。
13.根据权利要求12所述的方法，更包括产生一接地接触开口穿过该多个接触层；以及形成一接地导电体穿过该接地接触开口，以与该多个接触层的多个该多个导电层电性接触。
14.根据权利要求13所述的方法，其中该接地接触开口具有一接地接触开口侧壁，且更包括在该接地导电体形成步骤之前，移除于该接地接触开口侧壁的该多个绝缘层的部分， 使得相邻于该接地接触开口的多个该多个导电层的部分被暴露，以此使该接地导电体增强与多个该多个导电层的电性接触。
15.根据权利要求12所述的方法，更包括在设置于该互连区域上的一上层形成多个接触开口延伸部分，且其中该多个导电体形成步骤是以延伸穿过该多个接触层的该多个导电体的一第一部分以及延伸穿过该上层的该多个导电体的一第二部分来执行。
16.根据权利要求15所述的方法，其中该多个导电体形成步骤是以该第一部分以及该第二部分为不同的导电材料来执行。
17.—三维叠层集成电路装置，包括至少第一、第二、第三及第四接触层的一叠层，位于一互连区域；各该接触层包括一导电层及一绝缘层；第一、第二、第三及第四导电体穿过该多个接触层的该叠层的部分；该第一、第二、第三及第四导电体分别与该第一、第二、第三及第四导电层电性接触；以及一介电侧壁间隔物周围换绕该第二、第三及第四导电体，以致于该第二、第三及第四导电体仅电性接触各自的该第二、第三及第四导电层。
18.根据权利要求17所述的叠层集成电路装置，其中该第一、第二、第三及第四导电体具有一恒定的间距。
19.根据权利要求18所述的叠层集成电路装置，其中该第一、第二、第三及第四导电体的位置是由一共同的掩模决定。
20.根据权利要求17所述的叠层集成电路装置，其中该第一、第二、第三及第四导电体的位置是由一共同的掩模决定。
21.根据权利要求17所述的叠层集成电路装置，更包括一接地导电体穿过该多个接触层的该叠层的部分且电性接触各该第一、第二、第三及第四导电层。
22.根据权利要求21所述的叠层集成电路装置，其中该第一、第二、第三及第四导电体与该接地导电体的位置是由一共同的掩模决定。
23.—三维叠层集成电路装置包括至少第一、第二、第三及第四接触层的一叠层，位于一互连区域；各该接触层包括一导电层及一绝缘层；第一、第二、第三及第四导电体穿过该多个接触层的该叠层的部分；该第一、第二、第三及第四导电体分别与该第一、第二、第三及第四导电层电性接触；以及该第一、第二、第三及第四导电体具有一恒定的间距。
24.根据权利要求23所述的叠层集成电路装置，其中该第一、第二、第三及第四导电体的位置是由一共同的掩模决定。
25.—三维叠层集成电路装置，包括至少第一、第二、第三及第四接触层的一叠层，位于一互连区域；各该接触层包括一导电层及一绝缘层；第一、第二、第三及第四导电体穿过该多个接触层的该叠层的部分；该第一、第二、第三及第四导电体分别与该第一、第二、第三及第四导电层电性接触； 一介电侧壁间隔物周围换绕该第二、第三及第四导电体，以致于该第二、第三及第四导电体仅电性接触各自的该第二、第三及第四导电层；一接地导电体穿过该多个接触层的该叠层的部分且电性接触各该第一、第二、第三及第四导电层；该第一、第二、第三及第四导电体具有一恒定的间距；以及该第一、第二、第三及第四导电体与该接地导电体的位置是由一共同的掩模决定。
全文摘要
本发明公开了一种三维叠层集成电路装置及其制造方法。一种方法，用于三维叠层集成电路装置，用以提供电性连接至互连区域的接触层的叠层处。各接触层包括导电层及绝缘层。移除任何上层的一部分以暴露出第一接触层并产生用于各接触层的接触开口。N个刻蚀掩模的组合用来刻蚀接触开口多达且包含2的N次方个接触层。各个掩模是用来刻蚀有效地一半的接触开口。当N为3时，第一掩模刻蚀一个接触层，第二掩模刻蚀两个接触层，以及第三掩模刻蚀四个接触层。介电层可形成于接触开口的侧壁上。导电体可形成穿过接触开口，并以介电层将导电体电性绝缘于侧壁。
文档编号H01L27/115GK102610614SQ20111018291
公开日2012年7月25日 申请日期2011年6月27日 优先权日2011年1月19日
发明者吕函庭, 李鸿志, 杨金成, 陈士弘 申请人:旺宏电子股份有限公司