专利名称：非对称双向保护组件的制作方法
技术领域：
本发明涉及防止过电压的非对称垂直双向组件。更具体地说涉及由交替导电类型 (为了简化本说明书，下文中仅提及PNP结构，但是本发明也适用于NPN结构)的三个半导体层形成的保护组件。
背景技术：
具有交替导电类型的三个半导体层的双向保护组件是已知的。在这种类型的组件中，由PNP层形成的晶体管的增益可能过低而使得该晶体管不能触发，也就是说，该组件可能仅用作串联的尾部二极管的两头。已经提供各种结构以形成具有交替偏压的三个半导体层的双向保护二极管。图1所示是双向保护组件的第一实施方式。该组件是由N型半导体基材1形成的。在基材的每个面上通常通过嵌入/扩散形成相对的重掺杂P型区域2和3，该重掺杂P型区域2和3分别与包镀金属4和5接触。组件的上部边缘和下部边缘(或者前表面和后表面)分别涂有通常为二氧化硅的绝缘层6和7。图1中所示的双向保护组件是非常简化的。实际中，其将包含在上侧和下侧的用于提高其电压和周边性能的各种区域，例如，重掺杂N型通道终止区域。通常，在制造期间， 该组件形成半导体晶片元件，该元件然后被锯成如图1所示的那样。图1中所示的双向保护组件具有特别高的性能。根据期望的保护电压，N型基材 1将被较多地或较少地重掺杂，并因此能获得6. 8伏至220伏的对称保护电压。而且，假定该组件是由相对厚的硅基材1形成的，例如，厚度范围为200至300 μ m，寄生PNP晶体管将具有特别低的增益，而不冒打开的风险，然而这是以不可忽视的串联电阻为代价的。然而，该组件具有组装方面的缺点。实际上，组件的下表面可能不能够被焊接到平面导电基底，因为任何的芯吸作用能够随之冒短接包镀金属5和基材1的风险。应当提供包含基本上容纳包镀金属5的表面的基座的基底，以避免任何焊接朝着基材1溢出。这样的配置可能与现代微组装的装配不兼容。因此，已经尝试着形成能够装配在平面导电基底上的双向保护组件。图2所示为适合于这样的装配的结构的示例，当前称为合适的结构。图2的组件是从重掺杂P型硅片11 (P+)形成的，在该重掺杂P型硅片11上，通过外延形成厚度在10 μ m 至30 μ m的范围的N型层12。芯片的层12的中心区域覆盖有重掺杂P型层13。芯片的外延层的周围被P型周边壁14所环绕。P区域13涂有包镀金属16，基材的下表面涂有包镀金属17。例如由二氧化硅制成的绝缘层18覆盖芯片的上边缘。图2的结构有效地解决了在平面导电晶片上的芯片焊接问题。实际上，即使有焊接溢出，假设芯片的整个外围是P型，也不会发生短接风险。图1和图2的结构在它们使用的两个偏压中具有基本上对称的击穿电压，因为两个有用的连结是由相同的轻掺杂N层形成的。通过改变在层或者N型基材与P型区域之间的连结的掺杂分布能够引起轻微的不对称(至多近似8V)。
我们作为参考而提及的是申请人于2010年5月11日提交的申请号为10/53680 的未公开法国专利申请，该申请目的在于形成完全对称的双向保护组件。因此，已知双向保护组件通常是尽可能的对称。为了获得非对称双向保护，通常使用相反偏压的两个独立的二极管的串联连接。
发明内容
一个实施方式提供了非对称单片双向保护组件，即，对于其使用的两个偏压具有两个不同击穿电压的组件。还期望提供这样的组件提供宽保护电压范围，以及对于两个偏压可能提供完全不同的保护电压；能够通过焊接而装配在微组装中，即装配在平面导电晶片上；和/或对于该组件，保护电压能够被精确地确定。为了获得这些或其它目标中的全部或部分，以及其它部分，至少一个实施方式提供在第一导电类型的半导体基材中形成的非对称双向保护组件，包括第一导电类型的第一嵌入区域；在基材和第一嵌入区域上的第二导电类型的第一外延层；在第一外延层上的第二导电类型的第二外延层，该第二外延层的掺杂程度不同于第一外延层的掺杂程度；在外延层的外表面上的与该第一区域相对的第一导电类型的第二区域；覆盖所述基材的整个下表面的第一包镀金属；和覆盖第二区域的第二包镀金属。根据一个实施方式，在第一区域和第二区域的外部，绝缘槽穿过第一外延层和第
二外延层。根据一个实施方式，穿过用作通道终止的第二导电类型的重掺杂环形成该槽。根据一个实施方式，至少一外延层经受降低少数载流子的寿命的操作，例如，通过电子辐射或中子辐射或者诸如为钼或金的重离子的嵌入。前述的以及其它的目标、特征和优势将在下文与附图有关的具体实施方式
的非限制性描述中被详细的讨论。
附图中图1和图2为常规的双向保护组件的简化的横截面图；图3为根据一个实施方式的非对称单片双向保护组件的简化的横截面图；图4A、5A和6A为具体实施方式
的图3的上部左边部分的详细横截面图；以及图4B、5B和6B分别为阐述在图4A、5A和6A的结构中使用的不同层的掺杂和厚度的曲线。如同通常的在集成电路的表示中一样，组件的各种横截面图未以比例绘制。
具体实施例方式图3是非对称单片双向保护组件的简化的横截面图。该双向保护组件是从第一导电类型的重掺杂基材31形成的，作为示例，该第一导电类型在下文中被认为是P型。基本上在芯片的中心，在基材的上表面或前表面通过嵌入而形成重掺杂P型区域32。在该结构中形成了第一 N型掺杂外延层33a。在层33a的前表面上形成与层33a的掺杂程度不同的第二 N型外延层33b。通过嵌入而在外延层33b的前表面上形成与区域32相对的重掺杂P型区域34。 N型层33a和3 分别比P型区域32和34较少地重掺杂。区域34覆盖有包镀金属35，基材的整个后表面覆盖有包镀金属36。通常，绝缘物37先于包镀金属35沉积在位于区域32 前具有开口的前表面上。在所示的示例中，结构的侧面绝缘包括在区域32和34的外部形成的外围沟槽38。 该沟槽穿过层33a和33b，并穿入基材31中，至少其壁和底部覆盖有绝缘物37。通常，壁和底部涂有二氧化硅，沟槽填充有多晶硅。对于高保护电压，例如大于100V，沟槽优选地在重掺杂N型周边环39中形成(通道终止环)。而且，如果必要，可以减少寄生晶体管的增益。出于这个目的，可以在晶体管基座中进行减少少数载流子的寿命的操作，例如，通过电子辐射或中子辐射或者嵌入例如钼或金的重离子。因此，结构的两个击穿电压分别由P+区域32和外延层33a之间的连结和在P+区域34和外延层3 之间的连结所限定。如果P+区域被充分掺杂，这些击穿电压降主要取决于外延层33a和3 各自的掺杂程度。因此可以通过选择外延层的掺杂程度而精确地和重复地确定击穿电压(结构的保护电压)。根据与图3相关的描述的具体实施方式
的优势，可以不需要能够对这些击穿电压的值产生影响的其他参数。具体来说，P+区域32和34可以产生于等同嵌入并在退火后具有相同的掺杂分布。因此区域32和34的性质将对击穿电压具有小的影响。类似地，在上视图中，这些P+区域具有相同的几何形状，并将因此不针对期望的击穿电压值引入失真。最后，外围沟槽是对称的，即，其总是与P区域的界限相距相同的距离。因此对场线分布没有影响，以及不影响所选择的击穿电压值。而且，应当注意的是描述的结构能够有效地实现多个期望的目的能够获得宽范围的保护电压以及通过正确选择外延层的掺杂程度而可以获得完全不同的保护电压；结构能够通过焊接而在微组装中装配，因为其后表面是由单个的平面包镀金属形成的；以及如所示出的，保护电压本质上取决于外延层的掺杂的选择；这样的掺杂选择可以重复获得，并将较少取决于制造工艺。实际上，可以使用浓度在IOw至2X IO19原子/cm3的范围的P型掺杂基材31。可以进行层32的嵌入以获得大于该基材的浓度的3X IO19至102°原子/cm3的最大浓度。外延层33a和33b的掺杂可以根据期望的击穿电压而在IO15至IOw原子/cm3之间变化。在 P区域扩散之前的这些外延层的厚度大约在10至50 μ m的范围。可以进行用于形成层34 的嵌入以获得与层32相同的掺杂分布。退火后，P+区域32和34向外延层中延伸入2至 10 μ m的深度。图4A、5A和6A中的每个以具体实施方式
的方式详细描述了在已经进行了通常的退火时的图3的组件的上部左边部分。对于这些示例中的每个，分别在图4B、5B、6B中详细描述了依据厚度的不同层的掺杂分布，基材在右侧，即朝向大厚度。
图4A和4B的实施方式P基材31是以2X IO19原子/cm3的数量级的浓度掺杂的硅基材。区域32包括最大值为IOki原子/cm3的中心掺杂，离组件的前表面20 μ m，延伸5 μ m厚度。8 μ m厚度的层 33a被以6 X IO17原子/cm3均勻掺杂。7 μ m厚度的层3 被以IO17原子/cm3均勻掺杂。区域34包括最大值为102°原子/cm3的掺杂，离前表面少于1 μ m,并延伸3 μ m厚度。那么连结32/33a的击穿电压为1IV，而连结34/3 的击穿电压为20V。图5A和5B的实施方式P基材31是以2X IO19原子/cm3的数量级的浓度掺杂的硅基材。区域32包括最大值为4 X IO19原子/cm3的掺杂(轻微偏离基材)，离组件的前表面20 μ m，延伸6 μ m厚度。 4 μ m厚度的层33a被以5 X IO"5原子/cm3均勻掺杂。4. 5 μ m厚度的层33b被以6 X IO17原子/cm3均勻掺杂。区域34包括最大值为3 X IO19原子/cm3的掺杂，离前表面小于1 μ m，并延伸3. 3μπι厚度。那么连结32/33a的击穿电压为32V，而连结34/3 的击穿电压为16V。图6A和6B的实施方式P基材31是以2 X IO19原子/cm3的数量级的浓度掺杂的硅基材。区域32包括最大值为4 X IO19原子/cm3的掺杂(轻微偏离基材)，离组件的前表面30 μ m,延伸12 μ m厚度。 11. 5 μ m厚度的层33a被以6 X IO17原子/cm3均勻掺杂。4. 4 μ m厚度的层33b被以5 X IO15 原子/cm3均勻掺杂。区域34包括最大值为3 X IO19原子/cm3的掺杂，离前表面小于1 μ m, 并延伸8.8μπι厚度。那么连结32/33a的击穿电压为15V，而连结34/3 的击穿电压为88V。当然，对于使用的绝缘物、包镀金属、尺寸和掺杂程度，本发明可能具有各种改变， 本领域技术人员将根据组件的期望性能而进行选择。
权利要求
1.一种在第一导电类型的半导体基材(31)中形成的非对称双向保护组件，所述组件包括第一导电类型的第一嵌入区域(32)；在所述基材和所述第一嵌入区域上的第二导电类型的第一外延层(33a)； 在所述第一外延层(33a)上的第二导电类型的第二外延层(3 ),所述第二外延层的掺杂程度不同于所述第一外延层的掺杂程度；在所述外延层的外表面上的与所述第一区域(3 相对的第一导电类型的第二区域 (34)；覆盖所述基材的整个下表面的第一包镀金属(36)；以及覆盖所述第二区域的第二包镀金属(35)。
2.根据权利要求1所述的非对称双向保护组件，其中，在所述第一区域和所述第二区域外部，绝缘沟槽(38)穿过所述第一外延层和所述第二外延层(33a，3 )。
3.根据权利要求2所述的非对称双向保护组件，其中所述沟槽是穿过用作通道终止的第二导电类型的重掺杂环(39)形成的。
4.根据权利要求1所述的非对称双向保护组件，其中所述第一外延层和所述第二外延层(33a，33b)中的至少一个被经受减少少数载流子的寿命的操作，例如，通过电子辐射或中子辐射或者嵌入例如为钼或金的重离子。
5.一种在第一导电类型的半导体基材(31)中制造非对称双向保护组件的方法，所述方法包括在第一区域(3 中嵌入第一导电类型的掺杂剂；通过外延在所述基材和被嵌入的所述第一区域上形成第二导电类型的第一层(33a)； 通过外延在所述第一层(33a)上形成第二导电类型的第二层(3 )，所述第二层的掺杂程度不同于所述第一层的掺杂程度；在所述第二层的外表面上的与所述第一区域(3 相对的第二区域(34)中嵌入第一导电类型的掺杂剂；用第一包镀金属(36)覆盖所述基材的整个下表面；以及用第二包镀金属(3 覆盖所述第二区域。
6.根据权利要求5所述的方法，其中，在所述第一区域和第二区域的外部，穿过所述第一层和所述第二层(33a，33b)形成绝缘沟槽(38)。
7.根据权利要求6所述的方法，其中，穿过用作通道终止的第二导电类型的重掺杂环 (39)形成所述沟槽。
8.根据权利要求5所述的方法，其中所述第一层和所述第二层(33a，3;3b)中的至少一个经受减少少数载流子的寿命的操作，例如，通过电子辐射或中子辐射或者嵌入例如为钼或金的重离子。
全文摘要
本发明公开了一种非对称双向保护组件。在第一导电类型的半导体基材中形成的非对称双向保护组件，包括第一导电类型的第一嵌入区域；在所述基材和所述第一嵌入区域上的第二导电类型的第一外延层；在所述第一外延层上的第二导电类型的第二外延层，所述第二外延层的掺杂程度不同于所述第一外延层的掺杂程度；在所述外延层的外表面上的与所述第一区域相对的第一导电类型的第二区域；覆盖所述基材的整个下表面的第一包镀金属；以及覆盖所述第二区域的第二包镀金属。
文档编号H01L29/06GK102376774SQ201110238118
公开日2012年3月14日 申请日期2011年8月18日 优先权日2010年8月18日
发明者本杰明·莫里永 申请人:意法半导体(图尔)公司