专利名称：以非nvm区内的同时蚀刻来图形化非易失性存储器的栅极叠层的制作方法
技术领域：
本公开内容一般地涉及非易失性存储器(NVM)，尤其涉及图形化NVM的栅极叠层。
背景技术：
NVM位单元的栅极叠层通常包括两个导电材料层，并且这些导电层之一还被用来形成逻辑电路或其它电路。本发明目的之一是不使用任何非必要的掩膜步骤；越少越好。 另一个考虑是，蚀刻在其选择性方面不同，并且尤其是对于栅极叠层，所希望的是其具有几乎垂直的侧壁。具有最好的选择性的蚀刻剂可能并不是用于获得垂直侧壁的最好蚀刻剂。 对于某些蚀刻，终点检测是非常重要的。这能够由于选择性问题而产生，使得过蚀刻是限制选项。此外，过蚀刻能够导致所不希望的聚合物被遗留下。因此，希望提供考虑了以上问题的NVM的栅极叠层的图形化，以产生改进的图形化。
本发明以实例的方式示出并且不受附图的限定，在附图中相同的参考符号指示相似的元件。附图中的元件仅出于简明和清晰起见而示出，并不一定按比例画出。图1是包括非易失性存储器(NVM)和其它电路的集成电路的顶视图；图2是图1的集成电路的两个不同部分在根据第一实施例的处理过程 (processing)的某一阶段的截面图；图3是图2所示的两个不同部分在处理过程的随后阶段的截面图；图4是图3所示的两个不同部分在处理过程的随后阶段的截面图；图5是图4所示的两个不同部分在处理过程的随后阶段的截面图；图6是图5所示的两个不同部分在处理过程的随后阶段的截面图；图7是图6所示的两个不同部分在处理过程的随后阶段的截面图；图8是图7所示的两个不同部分在处理过程的随后阶段的截面图；图9是与图1的集成电路相似的集成电路的两个不同部分在根据第二实施例的处理过程的某一阶段的截面图；图10是图9所示的两个不同部分在处理过程的随后阶段的截面图；图11是图10所示的两个不同部分在处理过程的随后阶段的截面图；图12是图11所示的两个不同部分在处理过程的随后阶段的截面图；图13是图12所示的两个不同部分在处理过程的随后阶段的截面图；图14是图13所示的两个不同部分在处理过程的随后阶段的截面图；图15是器件结构在根据第三实施例的在图10所示的处理过程之后的处理过程的某一阶段的截面图；图16是图15所示的器件结构在处理过程的随后阶段的截面图17是图16所示的器件结构在处理过程的随后阶段的截面图；图18是图17所示的器件结构在处理过程的随后阶段的截面图；图19是与图1的集成电路相似的集成电路的两个不同部分在根据第四实施例的处理过程的某一阶段的截面图；图20是图19所示的两个不同部分在处理过程的随后阶段的截面图；图21是图20所示的两个不同部分在处理过程的随后阶段的截面图；图22是图21所示的两个不同部分在处理过程的随后阶段的截面图；图23是图22所示的两个不同部分在处理过程的随后阶段的截面图；图24是示出于对理解第五实施例有用的第三部分与图19的器件结构相似的器件结构的截面图；图25是图24的器件结构在根据第五实施例的处理过程的随后阶段的截面图；图26是图25的器件结构在根据第五实施例的处理过程的随后阶段的截面图；图27是图26的器件结构在根据第五实施例的处理过程的随后阶段的截面图；图28是图27的器件结构在根据第五实施例的处理过程的随后阶段的截面图；以及图29是图28的器件结构在根据第五实施例的处理过程的随后阶段的截面图。
具体实施例方式一方面，包括伪栅极叠层(dummy gate stack)的牺牲区被创建于与非易失性存储器(NVM)阵列所在的区域不同的区域内。伪栅极叠层可以用来模拟NVM阵列中所使用的实际NVM栅极叠层。在NVM栅极叠层的蚀刻期间，还蚀刻了伪栅极叠层，使得这两个叠层蚀刻的终止同时发生。这既可以是图形化蚀刻也可以不是，所以伪栅极叠层在蚀刻之后既可以具有一部分残留也可以没有。由于在蚀刻终止时增加的终点材料被暴露这允许改进的NVM 栅极叠层蚀刻的终点检测。在以图形化蚀刻进行的伪栅极叠层的蚀刻之后，还可以遗留下其它铺砌部件(tiling feature)。这通过参考附图和以下描述可以更好理解。在图1中示出的是具有NVM阵列12、SRAM阵列14、逻辑电路16、模拟电路18、逻辑电路20和多个伪栅极叠层22的集成电路10的顶视图。伪栅极叠层22可位于电路块之间或者位于电路块之间。示例性的伪栅极叠层26被示出于逻辑电路20中。类似地，示例性的NVM栅极叠层24被示出于NVM阵列12中。在图2中示出的是在处理过程的早期阶段的截面形式的NVM栅极叠层24和伪栅极叠层26。在图2中包含的是可以是硅的衬底28，围绕用于伪栅极叠层26的有源区的可以是浅槽隔离(STI)区的隔离区30，形成于隔离区30所围绕的有源区上的伪电介质32，以及用于NVM栅极叠层24的栅极电介质34。在图3中示出的是在沉积了导电层并对它进行图形化以形成导电层36以及形成导电层38之后的NVM栅极叠层24和伪栅极叠层26。导电层36和38可以是多晶硅。因而导电层36和38可以通过先多晶硅沉积后图形化蚀刻的方式来形成。在图4中示出的是在沉积了电介质层40之后的NVM栅极叠层24和伪栅极叠层 26，电介质层40可以通过依次沉积氧化物、氮化物和氧化物来获得。这种类型的层可以称为ONO层。其它电介质同样可以是有效的。
在图5中示出的是在导电层42沉积于电介质层40上之后的NVM栅极叠层24和伪栅极叠层26。导电层42可以是多晶硅。对于导电层36、38和42是多晶硅的情形，层36 和38可以称为第一多晶层(first poly)，以及层42可以称为第二多晶层(second poly)。在图6中示出的是在形成图形化的光致抗蚀剂部分44和图形化的光致抗蚀剂部分46之后的NVM栅极叠层24和伪栅极叠层26，其中图形化的光致抗蚀剂部分44形成于其中形成了伪栅极叠层26的区域内，并且图形化的光致抗蚀剂部分46形成于其中形成了 NVM栅极叠层24的区域内。在图7中示出的是在蚀刻通过导电层42、电介质层40以及导电层36和38之后的 NVM栅极叠层24和伪栅极叠层26。在这个其中已经去除了伪栅极叠层24的那侧上的蚀刻期间，该蚀刻留下了在隔离区30之上的导电层42的一部分，并且完全去除了由隔离区30 所围绕的有源区域中的导电层36和42。这表明伪电介质32被暴露并且可用于终点检测。 在该蚀刻期间，使用各向异性的蚀刻来图形化导电层38和42以使之按期望具有几乎垂直的侧壁。该蚀刻在检测到蚀刻已经到达在VNM栅极叠层24的区域中的栅极电介质34时就终止。在蚀刻腔室中的材料组成物的变化在当该蚀刻不再垂直蚀刻多晶硅并且正缓慢地蚀刻栅极电介质34和伪电介质32时被检测到，栅极电介质34和伪电介质32两者可以是生长的氧化物并且还可以称为热氧化物。因而，伪电介质32提供了用于检测终点已经达到的附加材料。此时，第一多晶层的大部分都已被去除，因为它在诸如逻辑电路16和20、模拟电路18及SRAM 14的其它电路的栅极的形成时受到蚀刻。由于第一多晶材料的大部分都已被去除，因而它有益于终点检测，因为将有某种栅极电介质类型的材料(例如，存在于由隔离区30围绕的有源区之上的材料)在栅极电介质34于NVM栅极叠层24的蚀刻终止时暴露的同时暴露。在图8中示出的是在去除了伪电介质32和栅极电介质34的剩余暴露部分之后的 NVM栅极叠层24和伪栅极叠层26。第二多晶层保留在伪栅极叠层26的区域上的部分包括是电介质层40的一部分的铺件(tile) 48。铺件48在隔离上方并且使用于诸如给后续的化学机械抛光(CMP)提供支撑的其它功能。在后续的逻辑多晶层的图形化时，图形化的区域 26由光致抗蚀剂覆盖以保护由后续的蚀刻形成的部件(feature)。在本实例中，伪栅极叠层26被建立并且然后几乎被完全去除，只留下铺件48。这表明伪栅极叠层的区域能够被用于铺砌并且因而伪栅极叠层26可以只需要用于只制作该铺件所需的很少的附加空间(若有的话)。以类似的方式，在此所描述的方案能够用来形成其中多晶硅没有覆盖有源区的电路部件。此类部件的实例是多晶硅电阻器和边缘电容器的多晶硅屏蔽。没有在图1-8中示出的是诸如逻辑晶体管的其它晶体管。在逻辑晶体管的情形中，使用层42作为用于逻辑晶体管的栅极的层可能是简便的。在图9中示出的是在作为图3所示的处理过程的替代的处理过程的某一阶段的 NVM栅极叠层50和伪栅极叠层52。NVM栅极叠层52与NVM栅极叠层24是一样的，并且伪栅极叠层50用于执行与伪栅极叠层26的功能基本上相同的功能，只是方式不同。如图9 所示，衬底54具有隔离区56，该隔离区56围绕在伪栅极叠层50的区域内的有源区以及在该有源区上的伪电介质层58。在NVM栅极叠层52的区域内的是栅极电介质60。电介质58 和60可以是热氧化物。导电层62沉积于电介质58和60之上以及隔离区56之上。导电层62可以是多晶硅。
在图10中示出的是在沉积了导电层62上的电介质层64(该电介质层64可以是 0N0)以及在电介质层64上的导电层66之后的NVM栅极叠层52和伪栅极叠层50。导电层 66可以是多晶硅。在图11中示出的是在形成了在导电层66上且在隔离区56上方的图形化光致抗蚀剂部分68以及在导电层66上且在栅极电介质60上方的图形化部分70之后的NVM栅极叠层52和伪栅极叠层50。图形化的光致抗蚀剂部分68，如同图6的光致抗蚀剂部分44的情形那样，用于限定铺件。图形化的光致抗蚀剂部分70，如同图6的光致抗蚀剂部分46的情形那样，用于限定NVM栅极叠层52。在图12中示出的是在执行了按照图形化光致抗蚀剂部分68和70的图形的蚀刻 (类似于图7和8所示出的步骤)并且去除了光致抗蚀剂部分68和70之后的NVM栅极叠层52和伪栅极叠层50。该蚀刻利用使用接收蚀刻了导电层62的蚀刻剂的伪电介质58的终点检测。在光致抗蚀剂部分68之下的作为结果的结构是结构72。在图13中示出的是覆盖NVM栅极叠层52和覆盖伪栅极叠层50中除结构72外的区域的NVM栅极叠层52和伪栅极叠层50。光致抗蚀剂的这种使用是用于在集成电路10的其它区域中的蚀刻，以便形成在第二多晶层中形成的晶体管栅极，该蚀刻可以称为逻辑多晶层蚀刻。在图14中示出的是在第二多晶层蚀刻以及去除光致抗蚀剂74之后的NVM栅极叠层52和伪栅极叠层50。第二多晶层蚀刻停止于电介质64上，以留下与图8的铺件48基本上相同的铺件，然而在结构72的情形中，电介质层64位于导电层62顶上，而不是如同铺件48的情形那样导电层位于ONO层之上。在这种情况下，电介质64在用于形成逻辑晶体管的第二多晶层的蚀刻的终点检测方面提供了一定的辅助。能够按照与铺件48相同的方式将结构72用作铺件。在图15中示出的是没有包括图形化光致抗蚀剂的伪栅极叠层51，其中图15是作为产生图11的器件结构的处理的替代。图11的伪栅极叠层50包括光致抗蚀剂层70中产生如图14所示的铺件72的一部分。在图15中示出的还有在衬底54之上的逻辑栅极叠层 53。光致抗蚀剂层70完全覆盖逻辑栅极叠层53。如图15所示，逻辑栅极叠层53包括形成于衬垫54上的栅极电介质65和多晶硅层66。多晶硅层66，所沉积的第二多晶硅层，在图9和10所示出的处理过程中还没有被图形化。多晶硅层62和ONO层64在图9所示的结构之前被从逻辑栅极叠层53去除。在图16中示出的是伪栅极叠层51被去除，NVM叠层52按照在图15的NVM栅极叠层52中所图形化的光致抗蚀剂层70来图形化，以及未蚀刻的多晶硅层66。对NVM栅极叠层52的该蚀刻得益于伪栅极叠层51的去除。伪栅极叠层51提供了对终点检测有用的材料。在与NVM叠层52的蚀刻同时地发生的伪栅极叠层51的蚀刻期间所去除的材料通过提高在腔室内的蚀刻痕迹(etch trace)的信噪比来辅助终点检测。在图17中示出的是由光致抗蚀剂74覆盖的伪栅极叠层51的区域、由光致抗蚀剂 74覆盖的NVM叠层52以及具有在多晶硅层66上的光致抗蚀剂74的图形化部分的逻辑栅极66。多晶硅层66已经被从伪栅极叠层51去除。在图18中示出的是在已经按照光致抗蚀剂层74中如图17所示出的那样图形化的部分进行了蚀刻之后的逻辑栅极叠层53。因而，用于逻辑晶体管的第二多晶硅层的蚀刻在与第二多晶硅层被从伪栅极叠层的区域去除的时间不同的时间执行。伪栅极叠层51的完全去除为图15-18这种用于在最终结构中不需要存在多晶硅的区域(例如封边(edge seal))上使用的方案提供了方便的使用。其它电路部件，例如井结(well ties)、有源二极管、有源电阻器和边缘电容器的有效屏蔽，可以用类似的方式来形成。在图19中示出的是与图9所示的结构基本上相同的以及除用于在制作分裂栅极 (split gate)NVM单元时使用之外可以是相同的结构。如图15所示，图中存在用于NVM栅极叠层82和伪栅极叠层80的区域，包括衬底84，围绕在用于伪栅极叠层80的区域内的有源区的隔离区86，在有源区上的伪电介质88，在NVM栅极叠层82的区域内的衬底84上的栅极电介质90，以及在伪电介质88和栅极电介质90上的导电层92。典型地，导电层是多晶硅并且可以称为多晶硅层，不过本领域技术人员还可以发现其它导电材料也是有效的。在图20中示出的是在选择性地蚀刻了导电层92以留下在伪栅极叠层于隔离区86 上的区域内的铺件94以及导电层92于栅极电介质90上的部分(该部分将起着选择栅极的作用)之后的NVM栅极叠层82和伪栅极叠层80。对导电层92的蚀刻有益于通过蚀刻在伪栅极叠层80的区域内的有源区之上的导电层92来执行终点检测。该终点检测还得益于在隔离区86上的第一多晶层的去除。这也可以应用于分别在去除NVM栅极叠层24和52 的区域内的第一多晶层时进行的在隔离区30和56之上的第一多晶层的去除。在图21中示出的是在沉积了在NVM栅极叠层82和伪栅极叠层80的区域之上的纳米晶体层96以及在纳米晶体层96之上的导电层98之后的NVM栅极叠层82和伪栅极叠层80。纳米晶体层96用于非易失性电荷存储。铺件94由纳米晶体层96和导电层98所覆盖。在图22中示出的是在执行了 NVM栅极叠层82的区域内的导电层98的图形化蚀刻之后的NVM栅极叠层82和伪栅极叠层80，所述图形化蚀刻从导电层92的剩余部分的一部分之上去除了第二多晶层。纳米晶体层96在导电层98所去除的地方被去除。因为导电层98的很大一部分被去除了，所以终点检测并不困难。在图23中示出的是在导电层98和纳米晶体层96的图形化蚀刻之后的NVM栅极叠层82和伪栅极叠层80，从而完成NVM栅极叠层82的形成并且从伪栅极叠层80的区域去除导电层98和纳米晶体层。在伪栅极叠层80的区域内的导电层98的去除有助于在NVM 栅极叠层82的区域内的导电层98的蚀刻的终点检测。图23的作为结果的结构包括可以按照针对铺件48和76所描述的相同方式来使用的铺件94。以与从伪栅极叠层80中形成铺件94的同样方式，多晶硅部件可以被形成并用于电功能。在图23所示的处理方案的替代处理方案中，在图22中所示出的纳米晶体叠层96 和导电层98被从伪栅极叠层80去除，同时图形化在NVM栅极叠层82中的相应层。在另一种方案中，当蚀刻图16所示的导电层92时，铺件94是不存在的。导电层被在伪栅极叠层 80中去除，而铺件被替代地通过依次沉积纳米晶体层96和导电层98来形成。在图24中所示出的与图19相似，不过图24还示出了包括在衬底84上的栅极电介质和多晶硅层92的逻辑栅极叠层93。多晶硅层92可以是所沉积的第一多晶硅层。逻辑栅极叠层93的存在对理解图20-23所示的过程的替代是有用的。在图25中示出的是伪栅极叠层80被去除，NVM栅极叠层82被图形化，以及由于受到光致抗蚀剂的保护在逻辑栅极叠层83内的多晶硅层92未被蚀刻。
在图26中示出的是在沉积了电荷存储层96和在电荷存储层96上的多晶硅层98 之后的伪栅极叠层81、NVM栅极叠层82和逻辑栅极叠层83。电荷存储层96可以是由绝缘材料(例如，氧化物)包围的纳米晶体的层。在图27中示出的包括已经让在NVM栅极叠层82内的多晶硅层92的一部分之上的多晶硅层98被图形化蚀刻的NVM栅极叠层82。此外，还去除了在NVM栅极叠层82内的电荷存储层96中由多晶硅层98的蚀刻而暴露的部分。在图28中示出的是对在与图27中的前一蚀刻结果相对的那侧上的多晶硅层98 和电荷存储层96的第二图形化蚀刻的结果。该蚀刻还从伪栅极叠层81去除了多晶硅层 92。由于增加用于终点检测的信噪比多晶硅层98的蚀刻受益于多晶硅层92从伪栅极叠层 81的去除。在图29中示出的是在逻辑栅极叠层83内的多晶硅92通过蚀刻来图形化的结果。 这个对第一多晶硅层的逻辑栅极叠层的蚀刻在与图形化第一和第二多晶硅层92和98的蚀刻不同的时间发生。伪栅极叠层81的区域让第一多晶硅层和第二多晶硅层两者都被去除了。因而，这可以是封边区域或者不需要覆盖的多晶硅层的其它区域。因而，可以看出，可能产生某些功能部件或者被完全牺牲的伪部件的使用能够用于蚀刻NVM栅极叠层。在分裂栅极存储单元的情形中，通过使用作为伪栅极叠层的第一多晶层并且然后第二多晶层的去除，来帮助对第一多晶层和第二多晶层两者的蚀刻的终点检测。在此所描述的半导体衬底可以是任何半导体材料或材料组合，例如砷化镓、锗硅、 绝缘体上硅(SOI)、硅、单晶硅等，以及以上材料的组合。至此，应当意识到，已经提供了一种用于在半导体衬底之上形成非易失性存储器 (NVM)的栅极叠层的方法，其中所述半导体衬底具有NVM区和不与NVM区重叠的非NVM区。 该方法包括在NVM区和非NVM区内的半导体衬底之上形成第一导电层。该方法还包括图形化第一导电层以形成在NVM区内的第一导电层的第一部分以及在非NVM区内的第一导电层的第二部分，其中第一导电层的第一部分与第一导电层的第二部分物理隔开。该方法还包括在NVM区和非NVM区内的第一导电层之上形成NVM电介质层。该方法还包括图形化NVM 电介质层以形成在第一导电层的第一部分之上的在NVM区内的NVM电介质层的第一部分以及在第一导电层的第二部分之上的在非NVM区内的NVM电介质层的第二部分，其中NVM电介质层的第一部分与NVM电介质层的第二部分物理隔开。该方法还包括在NVM区和非NVM 区内的NVM电介质层之上形成第二导电层。该方法还包括在至少NVM区内的第二导电层之上形成图形化的掩蔽层，以限定在NVM区内的至少一个NVM栅极叠层。该方法还包括使用图形化的掩蔽层来蚀刻在NVM区内的第二导电层以及同时地蚀刻在非NVM区内的第二导电层。该方法还包括使用图形化的掩蔽层来蚀刻在NVM区内的NVM电介质层以及同时地蚀刻在非NVM区内的NVM电介质层。该方法还包括使用图形化的掩蔽层来蚀刻在NVM区内的第一导电层以及同时地蚀刻在非NVM区内的第一导电层。该方法的特征还可以在于执行图形化第一导电层的步骤，使得第一导电层的第二部分形成于铺砌部件之上。该方法的特征还可以在于执行在第二导电层之上形成图形化的掩蔽层的步骤，使得该掩蔽层形成于在非 NVM区内的第二导电层之上，并且还限定了在非NVM区内的伪部件。该方法的特征还可以在于第二导电层叠盖第一导电层的第二部分的边缘，以及其中图形化的掩蔽层在非NVM区中不包括在第二导电层和衬底之间的第一导电层的第二部分的区域内限定了于第二导电层之上的伪部件。该方法的特征还可以在于，在蚀刻步骤之后，与由图形化掩蔽层所限定的伪部件对应的所形成的伪部件包括NVM电介质层在衬底之上的剩余部分以及第二导电层在NVM电介质层的剩余部分之上的剩余部分，其中所形成的伪部件不包括第一导电层的任何剩余部分。该方法的特征还可以在于，在蚀刻步骤之后，与由图形化掩蔽层所限定的伪部件对应的所形成的伪部件包括第一导电层在半导体衬底之上的剩余部分，NVM电介质层在第一导电层的剩余部分之上的剩余部分，以及第二导电层在NVM电介质层的剩余部分之上的剩余部分。该方法的特征还可以在于，在蚀刻步骤之后，从所形成的伪部件去除第二导电层的剩余部分。该方法的特征还可以在于，在蚀刻步骤之后，由图形化掩蔽层所限定的伪部件对应的所形成的伪部件包括NVM电介质层的剩余部分。该方法还可以包括，在形成第一导电层之前，在NVM区和非NVM区内的半导体衬底之上形成栅极电介质层，其中第一导电层形成于栅极电介质层之上。该方法的特征还可以在于NVM电介质层包括第一氧化层、在第一氧化层上的氮化层以及在氮化层上的第二氧化层。 还公开了一种用于在半导体衬底之上形成非易失性存储器(NVM)的栅极叠层的方法，其中所述半导体衬底具有NVM区和不与NVM区重叠的非NVM区。该方法包括在NVM区和非NVM区内的半导体衬底之上形成浮置栅极层。该方法还包括图形化浮置栅极层以形成在NVM区内的浮置栅极层的第一部分以及在非NVM区内的浮置栅极层的第二部分，其中浮置栅极层的第一部分与浮置栅极层的第二部分物理隔开。该方法还包括在NVM区和非NVM 区内的浮置栅极层之上形成NVM电介质层。该方法还包括图形化NVM电介质层以形成在浮置栅极层的第一部分之上的在NVM区内的NVM电介质层的第一部分以及在浮置栅极层的第二部分之上的在非NVM区内的NVM电介质层的第二部分，其中NVM电介质层的第一部分与 NVM电介质层的第二部分物理隔开。该方法还包括在NVM区和非NVM区内的NVM电介质层之上形成控制栅极层。该方法还包括在NVM区内和在非NVM区内的控制栅极层之上形成图形化的掩蔽层，其中图形化掩蔽层的第一部分限定了在NVM区内的至少一个NVM栅极叠层， 以及图形化掩蔽层的第二部分限定了在非NVM区内的伪部件。该方法还包括使用图形化的掩蔽层来同时地蚀刻在NVM区和非NVM区内的控制栅极层。该方法还包括使用图形化的掩蔽层来同时地蚀刻在NVM区和非NVM区内的NVM电介质层。该方法还包括使用图形化的掩蔽层来蚀刻在NVM区和非NVM区内的浮置栅极层。该方法的特征还可以在于执行形成控制栅极层的步骤，使得控制栅极层叠盖浮置栅极层的第二部分的边缘，以及其中图形化掩蔽层的第二部分限定了在非NVM区中不包括在控制栅极层和半导体衬底之间的浮置栅极层的第二部分的区域内的于控制栅极层之上的伪部件。该方法的特征还可以在于，在同时地蚀刻的步骤之后，与由图形化掩蔽层的第二部分所限定的伪部件对应的所形成的伪部件包括NVM电介质层在半导体衬底之上的剩余部分以及控制电极层在NVM电介质层的剩余部分之上的剩余部分，其中所形成的伪部件不包括浮置栅极层的任何剩余部分。该方法的特征还可以在于，在蚀刻步骤之后，与由图形化掩蔽层的第二部分所限定的伪部件对应的所形成的伪部件包括浮置栅极层在衬底之上的剩余部分，NVM电介质层在浮置栅极层的剩余部分之上的剩余部分，以及控制栅极层在NVM电介质层的剩余部分之上的剩余部分。该方法的特征还可以在于，在同时地蚀刻的步骤之后，从所形成的伪部件去除控制栅极层的剩余部分。该方法的特征还可以在于，在同时地蚀刻的步骤之后，由图形化掩蔽层的第二部分所限定的伪部件对应的所形成的伪部件包括NVM电介质层的剩余部分以及控制栅极层的剩余部分或选择栅极层的剩余部分之一。还公开了一种用于在半导体衬底之上形成非易失性存储器(NVM)的栅极叠层的方法，其中所述半导体衬底具有NVM区和不与NVM区重叠的非NVM区。该方法包括在NVM 区和非NVM区内的半导体衬底之上形成选择栅极层，其中该选择栅极层形成于铺砌部件之上。该方法还包括同时地蚀刻在NVM区内的选择栅极层和在非NVM区内的选择栅极，其中形成在非NVM区内的选择栅极层使铺砌部件暴露，以及形成在NVM区内的选择栅极层造成了选择栅极层的保留于NVM区内的第一部分。该方法包括在NVM区和非NVM区内的半导体衬底之上形成电荷存储层，其中该电荷存储层形成于选择栅极层的第一部分之上。该方法还包括在NVM区和非NVM区内的电荷存储层之上形成控制栅极层。该方法还包括同时地蚀刻在NVM区和非NVM区内的控制栅极层。该方法还包括同时地蚀刻在NVM区和非NVM区内的电荷存储层，其中形成在非NVM区内的电荷存储层和控制栅极层使铺砌部件暴露，以及形成在NVM区内的选择栅极层产生了电荷存储层在选择栅极层的第一部分之上并叠盖选择栅极层的第一部分的侧壁的部分，并且产生控制栅极层在电荷存储层的所述部分之上的部分。该方法还包括使用选择栅极层的第一部分、电荷存储层的所述部分和控制栅极层的所述部分来形成分裂栅极器件。该方法的特征还可以在于形成在非NVM区内的选择栅极层的步骤产生了选择栅极层的保留在非NVM区内的第二部分，其中第二部分的特征还在于作为伪部件。该方法的特征还可以在于执行形成在非NVM区内的电荷存储层和控制栅极层的步骤，使得伪部件的顶表面暴露。该方法的特征还可以在于伪部件形成于铺砌部件之上。虽然本发明在此针对具体的实施例进行了描述，但是在不脱离下面的权利要求书所阐明的本发明的范围的情况下，能够进行各种修改和改变。例如，可以使用不同的材料。 因此，说明书和附图应当被看作是说明性的而不是限制性的，并且所有此类修改规定包含于本发明的范围之内。在此针对具体实施例所描述的任何优点、优势或问题的解决方案并不希望被看作是任何或全部保护范围的关键的、必需的或本质的特征或要件。而且，在此所使用的词语“a( — ) ”或“an (—个)”被定义为一个或多个。此外， 在权利要求书中的诸如“至少一个”和“一个或多个”的引入性短语的使用不应当被认为暗示着由不定冠词“一(a)”或“一个(an)”引入的另一权利要求的元件的引入将含有该引入权利要求元件的任何特定的权利要求限定于只含有这一个元件的发明，即使在相同的权利要求包括引入性短语“一个或多个”或“至少一个”以及诸如“一(a)”或“一个(an)”的不定冠词时。对于定冠词的使用同样如此。除非另有说明，否则诸如“第一”和“第二”的词语被用来任意区分此类词语所描述的元件。因而，这些词语并不必要指示此类元件的时间先后或其它优先级。
权利要求
1.一种用于在半导体衬底之上形成非易失性存储器(NVM)的栅极叠层的方法，所述半导体衬底具有NVM区和不与所述NVM区重叠的非NVM区，所述方法包括以下步骤在所述NVM区和所述非NVM区内的所述衬底之上形成选择栅极层； 同时地蚀刻所述NVM区内的所述选择栅极层和所述非NVM区内的所述选择栅极层，其中对所述NVM区内的所述选择栅极层的所述蚀刻产生所述选择栅极层的保留于所述NVM区内的第一部分；在所述NVM区和所述非NVM区内的所述衬底之上形成电荷存储层，其中所述电荷存储层形成于所述选择栅极层的所述第一部分之上；在所述NVM区和所述非NVM区内的所述电荷存储层之上形成控制栅极层； 同时地蚀刻在所述NVM区和所述非NVM区内的所述控制栅极层； 同时地蚀刻在所述NVM区和所述非NVM区内的所述电荷存储层，其中对所述NVM区内的所述选择栅极层的所述蚀刻产生所述电荷存储层的在所述选择栅极层的所述第一部分之上并叠盖所述选择栅极层的所述第一部分的侧壁的部分，并且产生所述控制栅极层的在所述电荷存储层的所述部分之上的部分；以及使用所述选择栅极层的所述第一部分、所述电荷存储层的所述部分和所述控制栅极层的所述部分来形成分裂栅极器件。
2.根据权利要求1所述的方法，其中所述非NVM区内的所述选择栅极层形成于铺砌部件之上。
3.根据权利要求1所述的方法，其中所述非NVM区内的所述选择栅极层形成于有源电路部件之上。
4.根据权利要求1所述的方法，其中蚀刻所述非NVM区内的所述选择栅极层的步骤产生所述选择栅极层的保留于所述非NVM区内的第二部分。
5.根据权利要求4所述的方法，其中所述第二部分的特征还在于是伪部件。
6.根据权利要求5所述的方法，其中蚀刻所述非NVM区内的所述电荷存储层和所述控制栅极层的步骤被执行使得所述伪部件的顶表面被暴露。
7.根据权利要求4所述的方法，其中所述第二部分的特征还在于是有源电路部件。
8.根据权利要求1所述的方法，其中同时地蚀刻所述NVM区内的所述选择栅极层和所述非NVM区内的所述选择栅极层的步骤被执行使得所述选择栅极完全从所述非NVM区去除。
9.根据权利要求1所述的方法，其中所述半导体衬底包括逻辑区，并且其中 形成所述选择栅极层的步骤被执行使得所述选择栅极层形成于所述逻辑区内的所述衬底之上，形成所述电荷存储层的步骤被执行使得所述电荷存储层形成于所述逻辑区内的所述选择栅极层之上，以及形成所述控制栅极层的步骤被执行使得所述控制栅极层形成于所述逻辑区内的所述电荷存储层之上。
10.根据权利要求9所述的方法，其中同时地蚀刻所述NVM区内的所述选择栅极层和所述非NVM区内的所述选择栅极层的步骤不蚀刻在所述逻辑区内的所述选择栅极层。
11.根据权利要求10所述的方法，其中同时地蚀刻所述控制栅极层的步骤被执行使得所述控制栅极层从所述逻辑区去除，以及同时地蚀刻所述电荷存储层的步骤被执行使得所述电荷存储层从所述逻辑区去除。
12.根据权利要求11所述的方法，其中在所述同时地蚀刻所述电荷存储层的步骤之后，图形化所述逻辑区内的所述选择栅极层以形成逻辑器件栅极。
13.一种用于在半导体衬底之上形成非易失性存储器(NVM)的栅极叠层的方法，所述半导体衬底具有NVM区和不与所述NVM区重叠的非NVM区，所述方法包括以下步骤在所述NVM区和所述非NVM区内的所述衬底之上形成选择栅极层，其中所述选择栅极层形成于铺砌部件之上；同时地蚀刻所述NVM区内的所述选择栅极层和所述非NVM区内的所述选择栅极层，其中对所述非NVM区内的所述选择栅极层的所述蚀刻使所述铺砌部件暴露，并且对所述NVM 区内的所述选择栅极层的所述蚀刻产生所述选择栅极层的保留于所述NVM区内的第一部分；在所述NVM区和所述非NVM区内的所述衬底之上形成电荷存储层，其中所述电荷存储层形成于所述选择栅极层的所述第一部分之上；在所述NVM区和所述非NVM区内的所述电荷存储层之上形成控制栅极层；同时地蚀刻在所述NVM区和所述非NVM区内的所述控制栅极层；同时地蚀刻在所述NVM区和所述非NVM区内的所述电荷存储层，其中对所述非NVM区内的所述电荷存储层和所述控制栅极层的所述蚀刻使所述铺砌部件暴露，以及对所述NVM 区内的所述选择栅极层的所述蚀刻产生所述电荷存储层的在所述选择栅极层的所述第一部分之上并叠盖所述选择栅极层的所述第一部分的侧壁的部分，并且产生所述控制栅极层的在所述电荷存储层的所述部分之上的部分；以及使用所述选择栅极层的所述第一部分、所述电荷存储层的所述部分和所述控制栅极层的所述部分来形成分裂栅极器件。
14.根据权利要求13所述的方法，其中蚀刻所述非NVM区内的所述选择栅极层的步骤产生所述选择栅极层的保留于所述非NVM区内的第二部分，其中所述第二部分的特征还在于是伪部件。
15.根据权利要求14所述的方法，其中蚀刻所述非NVM区内的所述电荷存储层和所述控制栅极层的步骤被执行使得所述伪部件的顶表面被暴露。
16.根据权利要求14所述的方法，其中所述伪部件形成于所述铺砌部件之上。
17.一种用于在半导体衬底之上形成非易失性存储器(NVM)的栅极叠层的方法，所述半导体衬底具有NVM区、不与所述NVM区重叠的非NVM区、以及逻辑区，所述方法包括以下步骤在所述NVM区、所述非NVM区和所述逻辑区内的所述衬底之上形成选择栅极层；同时地蚀刻所述NVM区内的所述选择栅极层和所述非NVM区内的所述选择栅极层，其中对所述NVM区内的所述选择栅极层的所述蚀刻产生所述选择栅极层的保留于所述NVM区内的第一部分；在所述NVM区、所述非NVM区和所述逻辑区内的所述衬底之上形成电荷存储层，其中所述电荷存储层形成于所述选择栅极层的所述第一部分之上；在所述NVM区、所述非NVM区和所述逻辑区内的所述电荷存储层之上形成控制栅极层；同时地蚀刻在所述NVM区、所述非NVM区和所述逻辑区内的所述控制栅极层； 同时地蚀刻在所述NVM区、所述非NVM区和所述逻辑区内的所述电荷存储层，其中对所述NVM区内的所述选择栅极层的所述蚀刻产生所述电荷存储层的在所述选择栅极层的所述第一部分之上并叠盖所述选择栅极层的所述第一部分的侧壁的部分，并且产生所述控制栅极层的在所述电荷存储层的所述部分之上的部分；使用所述选择栅极层的所述第一部分、所述电荷存储层的所述部分和所述控制栅极层的所述部分来形成分裂栅极器件；以及使用在所述逻辑区内的所述选择栅极层来形成逻辑器件栅极。
18.根据权利要求17所述的方法，其中形成所述逻辑器件栅极的步骤包括在同时地蚀刻所述电荷存储层的步骤之后，图形化所述逻辑区内的所述选择栅极层以形成所述逻辑器件栅极。
19.根据权利要求17所述的方法，其中同时地蚀刻所述NVM区内的所述选择栅极层和所述非NVM区内的所述选择栅极层的步骤不蚀刻所述逻辑区内的所述选择栅极层。
20.根据权利要求17所述的方法，其中在所述非NVM区内的所述衬底之上形成所述选择栅极层的步骤被执行使得所述选择栅极层形成于所述非NVM区内的有源电路部件之上。
全文摘要
本发明公开了以非NVM区内的同时地蚀刻来图形化非易失性存储器的栅极叠层。一种在具有NVM区(82)和不与NVM区重叠的非NVM区(80)的衬底(84)之上形成非易失性存储器(NVM)的栅极叠层的方法包括在NVM区和非NVM区内的衬底之上形成选择栅极层(92)；同时地蚀刻在NVM区和非NVM区内的选择栅极层；在NVM区和非NVM区内的衬底之上形成电荷存储层(96)；在NVM区和非NVM区内的电荷存储层(96)之上形成控制栅极层(98)；以及同时地蚀刻在NVM区和非NVM区内的电荷存储层。对NVM区内的选择栅极层的蚀刻产生了电荷存储层的在选择栅极层的一部分之上并叠盖选择栅极层的侧壁的部分，并且产生了控制电极层的在电池存储层的一部分之上的部分。
文档编号H01L21/8247GK102386142SQ20111025164
公开日2012年3月21日 申请日期2011年8月30日 优先权日2010年8月31日
发明者M·D·施罗夫 申请人:飞思卡尔半导体公司