半导体图形化方法
【专利摘要】一种半导体图形化方法，包括：提供半导体衬底，所述半导体衬底上具有功能层；在所述功能层上按预设宽度形成多个牺牲图案；获取所述牺牲图案的实际宽度和相邻所述牺牲图案的实际间距的至少其中之一；在所述牺牲图案的侧面形成侧墙，调控所述侧墙的实际宽度或者相邻所述侧墙的实际间距，直至相邻所述侧墙的实际间距相等；去除所述牺牲图案；以所述侧墙为掩模蚀刻所述功能层形成功能图案，调控所述功能层的实际宽度等于所述功能层的预设宽度。本发明所提供的半导体图形化方法形成的功能图案不存在间距奇偶效应，从而保证以后续所形成的半导体器件不出现偏差，进而提高半导体器件的有效率。
【专利说明】半导体图形化方法
【技术领域】
[0001]本发明涉及半导体【技术领域】，特别涉及一种半导体图形化方法。
【背景技术】
[0002]随着半导体制造工艺的不断发展，集成电路中半导体器件的特征尺寸(CriticalDimens1n, CD)越来越小,对光刻技术的要求也越来越高。为了确保更小尺寸半导体器件制造的可行性，双重图形化技术(Double Patterning technology,DPT)成为一种重要的解决方案。
[0003]现有的双重图形化方法一般包括两种:一种是自对准式双图形化(self-aligned double patterning, SADP)技术；另一种是光刻-刻蚀-光刻-刻蚀(Litho-Etch-Litho-Etch, LELE)技术。由于SADP技术摆脱了 LELE技术中对两套光掩模重叠精度的依赖性，因此SADP技术成为双重图形化半导体制造工艺的主流工艺。
[0004]在半导体器件制作过程中，经常需要制作多个并排的功能图案(功能图案可以是例如普通晶体管的栅介质层或者鳍式场效应晶体管的鳍部结构等)，各个功能图案的尺寸相同，并且相邻两个功能图案的间距相等。然而在利用现有SADP技术对功能层进行图形化时，所形成的功能图案会出现间距奇偶效应(even/odd issue)，即:所有位于奇数位置的间距相等，所有位于偶数位置的间距相等，但位于奇数位置的间距与位于偶数位置的间距不相等，也就是说，任意一个功能图案与位于其两侧的功能图案的间距不相等，如图1中的电镜扫描图所示。一旦功能图案出现间距奇偶效应，就会导致后续所形成的半导体器件出现偏差，进而导致半导体器件性能下降甚至失效。
[0005]因此，在利用SADP技术图形化半导体结构时，如何防止功能图案出现间距奇偶效应，成为本领域技术人员亟待解决的问题。
【发明内容】
[0006]本发明解决的问题是提供一种半导体图形化方法，以解决功能图案出现间距奇偶效应的问题，从而避免后续所形成的半导体器件出现偏差，进而提高半导体器件的性能，并提高半导体器件的有效率。
[0007]为解决上述问题，本发明提供一种半导体图形化方法，包括:
[0008]提供半导体衬底，所述半导体衬底上具有功能层；
[0009]在所述功能层上按预设宽度形成多个牺牲图案；
[0010]获取所述牺牲图案的实际宽度和相邻所述牺牲图案的实际间距的至少其中之
[0011]在所述牺牲图案的侧面形成侧墙，调控所述侧墙的实际宽度或者相邻所述侧墙的实际间距，直至相邻所述侧墙的实际间距相等；
[0012]去除所述牺牲图案；
[0013]以所述侧墙为掩模蚀刻所述功能层形成功能图案，调控所述功能层的实际宽度等于所述功能层的预设宽度。
[0014]可选的，通过调控所述侧墙的实际宽度等于所述牺牲图案的预设宽度与所述侧墙的预设宽度之和与所述牺牲图案的实际宽度之差，或者通过调控所述侧墙的实际间距等于所述牺牲图案的实际宽度，使相邻所述侧墙的实际间距相等。
[0015]可选的，采用第一次先进制程控制调控所述侧墙的实际宽度或者相邻所述侧墙的实际间距。
[0016]可选的，所述第一次先进制程控制通过调控工艺温度、时间、气体组分、气体流量、气压和功率的至少其中之一调控所述侧墙的实际宽度或者相邻所述侧墙的实际间距。
[0017]可选的，采用第二次先进制程控制调控所述功能层的实际宽度。
[0018]可选的，所述第二次先进制程控制通过调控工艺温度、时间、气体组分、气体流量、气压和功率的至少其中之一调控所述功能层的实际宽度。
[0019]可选的，采用扫描电子显微镜或者扫描光学测量设备获取所述牺牲图案的实际宽度。
[0020]可选的，所述牺牲图案的材料包括无定形碳，所述牺牲图案的厚度范围包括1000埃?3000埃。
[0021 ] 可选的，所述侧墙的材料包括氧化硅、氮化碳或者氮化硅中的一种或者多种的任意组合，所述侧墙的宽度范围包括100埃?500埃。
[0022]可选的，所述牺牲图案的实际宽度与预设宽度相差范围包括10埃?30埃。
[0023]与现有技术相比，本发明的技术方案具有以下优点:
[0024]本发明所提供的半导体图形化方法中，在功能层上形成多个牺牲图案，获取所述牺牲图案的实际宽度和相邻所述牺牲图案的实际间距的至少其中之一，然后在所述牺牲图案的侧面形成侧墙，并调控所述侧墙的实际宽度或者相邻所述侧墙的实际间距，直至相邻所述侧墙的实际间距相等，从而使得即使在所述牺牲图案的宽度发生偏差时，所述侧墙在宽度方向的对称轴位置不发生变化，保证后续要形成的功能图案形成对称轴位置准确，之后去除所述牺牲图案，再以所述侧墙为掩模蚀刻所述功能层形成功能图案，调控所述功能层的实际宽度等于所述功能层的预设宽度，通过调控所述功能层的实际宽度等于所述功能层的预设宽度，从而使得所述功能图案的宽度尺寸准确，因此，最终形成的所述功能图案宽度尺寸和对称轴位置均准确，因此，相邻所述功能图案的间距相等，即所形成的功能图案不存在间距奇偶效应，保证后续所形成的半导体器件不出现偏差，进而提高半导体器件的性能，提闻半导体器件的有效率。
[0025]进一步，采用先进制程控制进行调控，能够使各图案位置更加准确，各宽度尺寸也更为准确。
【专利附图】
【附图说明】
[0026]图1为功能图案出现间距奇偶效应的电镜扫描图；
[0027]图2至图5为形成正常的功能图案的示意图；
[0028]图6至图8为第一种具有间距奇偶效应的功能图案的形成过程不意图；
[0029]图9至图11为第_■种具有间距奇偶效应的功能图案的形成过程不意图；
[0030]图12至图14为本发明半导体图形化方法实施例一示意图；
[0031]图15至图17为本发明半导体图形化方法实施例二示意图。
【具体实施方式】
[0032]在利用现有SADP技术形成功能图案的过程中，首先请参考图2，提供半导体衬底10，半导体衬底10上具有功能层11a，在功能层Ila上形成多个牺牲图案12，牺牲图案12具有宽度Wl I，相邻牺牲图案12之间具有间距D11。
[0033]请参考图3，在牺牲图案12的顶面和侧面形成侧墙材料层13a，并且侧墙材料层13a有部分仅位于功能层Ila表面。
[0034]请参考图4，去除图3所示位于牺牲图案12顶面和仅位于功能层Ila表面的侧墙材料层13a以及牺牲图案12，形成侧墙13b。侦彳墙13b具有宽度W12 (侧墙13b的宽度W12通常即为侧墙材料层13a的厚度)，相邻侧墙13b之间具有间距D12。
[0035]请参考图5，以侧墙13b为掩模蚀刻功能层Ila直至形成功能图案11b，在蚀刻完成后去除图4所示侧墙13b。功能图案Ilb具有宽度W13，相邻功能图案Ilb之间具有间距D13。现有方法中，功能图案Ilb的宽度W13通常等于图4中侧墙13b的宽度W12。
[0036]在上述工艺过程全部正常的情况下，相邻功能图案Ilb之间的间距都为间距D13，因此功能图案Iib不存在间距奇偶效应。
[0037]然而，在利用现有SADP技术形成功能图案的过程中，牺牲图案的实际形成宽度与预设宽度会出现偏差(牺牲图案在宽度两侧的偏差量通常相等)，从而导致所形成的功能图案会出现间距奇偶效应。
[0038]第一种具有间距奇偶效应的功能图案的形成过程如图6至图8所示。
[0039]请参考图6，提供具有功能层21a的半导体衬底20，并在功能层21a上形成牺牲图案22。在形成牺牲图案22的过程中，牺牲图案22宽度出现收缩(shrink)现象，导致牺牲图案22具有实际宽度W21，实际宽度W21小于牺牲图案22的预设宽度W20，此时，相邻牺牲图案22的实际间距D21大于相邻牺牲图案22的预设间距D20。
[0040]请参考图7，在所述牺牲图案22的侧面形成侧墙23，并去除图6所示的牺牲图案22。侧墙23具有宽度W22，此时，侧墙23两侧具有不同的间距，分别为间距D22和间距D23，其中间距D22小于间距D23。
[0041]请参考图8，以侧墙23为掩模，蚀刻图7所示功能层21a直至形成功能图案21b，并去除图7中的侧墙23。其中，功能图案21b具有宽度W23。由于侧墙23两侧具有不同的间距，因此，以侧墙23为掩模得到的功能图案21b两侧同样具有不同的间距，分别为间距D24和间距D25，间距D24小于间距D25，即功能图案21b存在间距奇偶效应。
[0042]从上面的分析可知，功能图案21b存在间距奇偶效应的原因是侧墙23两侧出现不同间距(亦即相邻侧墙23的间距不相等)，而侧墙23两侧出现不同间距的原因是牺牲图案22宽度出现收缩。
[0043]第二种具有间距奇偶效应的功能图案的形成过程如图9至图11所示。
[0044]请参考图9，提供具有功能层31a的半导体衬底30，并在功能层31a上形成牺牲图案32。在形成牺牲图案32的过程中，例如图9所示，牺牲图案32宽度出现扩张(extens1n)现象，导致牺牲图案32具有实际宽度W31，实际宽度W31大于牺牲图案32的预设宽度W30，此时，相邻牺牲图案32的实际间距D31小于相邻牺牲图案32的预设间距D30。
[0045]请参考图10，在所述牺牲图案32的侧面形成侧墙33，并去除图9所示的牺牲图案32。侧墙33具有宽度W32，此时，侧墙33两侧具有不同的间距，分别为间距D32和间距D33，其中间距D32大于间距D33。
[0046]请参考图11，以侧墙33为掩模，蚀刻图10功能层31a直至形成功能图案31b，并去除图10中的侧墙33。其中，功能图案31b具有宽度W33。由于侧墙33两侧具有不同的间距，因此，以侧墙33为掩模得到的功能图案31b两侧同样具有不同的间距，分别为间距D34和间距D35，间距D34大于间距D35，即功能图案31b存在间距奇偶效应。
[0047]从上面的分析可知，功能图案31b存在间距奇偶效应的原因是侧墙33两侧出现不同间距(亦即相邻侧墙33的间距不相等)，而侧墙33两侧出现不同间距的原因是牺牲图案32宽度出现扩张。
[0048]综上可知，当牺牲图案的实际宽度与预设宽度相等时，功能图案不存在间距奇偶效应；当牺牲图案宽度发生收缩或者扩张时，功能图案就会出现间距奇偶效应。
[0049]为此，本发明提供一种半导体图形化方法，所述方法首先提供具有功能层的半导体衬底，然后在所述功能层上按预设宽度形成多个所述牺牲图案，并获取所述牺牲图案的实际宽度或者所述牺牲图案的实际间距的至少其中之一，然后在所述牺牲图案的侧面形成侧墙，并根据所获取的数据调控所述侧墙的实际宽度或者相邻所述侧墙的实际间距，直至相邻所述侧墙的实际间距相等，使得所述侧墙在宽度方向的对称轴回到预设位置，从而保证后续形成的功能图案的对称轴位置准确，接着去除所述牺牲图案，再以所述侧墙为掩模蚀刻所述功能层形成功能图案，并调控所述功能层的实际宽度等于所述功能层的预设宽度，通过调控所述功能层的实际宽度使所述功能图案的宽度尺寸准确，因此通过两次调控使得最终形成的功能图案位置和宽度尺寸均准确，从而使得功能图案不出现间距奇偶效应。
[0050]为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
[0051]本发明实施例一提供一种半导体图形化方法。
[0052]请参考图12，本实施提供半导体衬底40，半导体衬底40上具有功能层41a。
[0053]半导体衬底40可以是硅衬底或者锗衬底，也可以是绝缘体上半导体衬底，本实施例以硅衬底为例。
[0054]功能层41a的材料可以是多晶硅、二氧化硅或者金属等，本实施例以多晶硅为例。
[0055]请继续参考图12，在功能层41a上按预设宽度W40形成等间距排列的多个牺牲图案42。
[0056]需要说明的是，本实施例中牺牲图案42的预设宽度W40和相邻牺牲图案42的预设间距D40都为已知数据，而牺牲图案42的实际宽度W41和相邻牺牲图案42的实际间距D41需要经过检测获取。
[0057]虽然本实施例按预设宽度W40形成牺牲图案42，并设定使得相邻牺牲图案42之间具有预设间距D40，但是在实际形成过程中，牺牲图案42的宽度易出现收缩现象或者扩张现象，并且宽度收缩或者扩张的幅度通常在10埃?30埃。
[0058]本实施例中，采用扫描电子显微镜或者扫描光学测量设备获取牺牲图案42的实际宽度W41。在本发明的其它实施例中，可以获取相邻牺牲图案42的实际间距D41的大小，或者一并获取牺牲图案42的实际宽度W41的大小和相邻牺牲图案42的实际间距D41的大小。
[0059]本实施例的获取结果表明，牺牲图案42宽度出现收缩现象，导致牺牲图案42的实际宽度W41小于预设宽度W40，并且相邻牺牲图案42的实际间距D41大于预设间距D40，如图12所示。
[0060]牺牲图案42宽度两侧的收缩程度通常相同，因此，虽然牺牲图案42宽度出现收缩，但是牺牲图案42宽度方向的对称轴位置不发生变化。
[0061]牺牲图案42的材料可以是无机材料，本实施例以无定形碳为例。在形成牺牲图案42过程中，可通过物理气相沉积(Physical Vapor Deposit1n, PVD)法、化学气相沉积(Chemical Vapor Deposit1n, CVD)法或者原子层沉积(Atomic Layer Deposit1n, ALD)法形成一层无定形碳层(未示出)，再蚀刻所述无定形碳层直至形成牺牲图案42。
[0062]牺牲图案42的厚度可根据功能层41a的材料和厚度相应调整，本实施例中，由于功能层41a的材料为多晶硅，因此牺牲图案42的厚度范围可以设置在1000埃?3000埃。
[0063]请参考图13，在牺牲图案42的侧面形成侧墙43，调控侧墙43的实际宽度W43(侧墙的宽度通常即为侧墙材料的沉积厚度)，直至相邻侧墙43的实际间距D42相等。
[0064]图13中用虚线矩形代表侧墙43的预设形状，虚线矩形对应的宽度为侧墙43的预设宽度W42。
[0065]本实施例通过调控侧墙43的实际宽度W43等于牺牲图案42的预设宽度W40与侧墙43的预设宽度W42之和与牺牲图案的实际宽度W41之差，从而使得相邻侧墙43的实际间距D42相等。
[0066]本实施例中，可通过第一次先进制程控制(automatic process control, APC)调控侧墙43的实际宽度W43。APC可以不断收集和存储每次工艺过程的各项工艺参数(例如时间、压力、流量和温度等)和各项工艺结果(例如膜层的宽度，不同结构之间的间距大小等)，并根据这些工艺参数和工艺结果形成相应的函数关系。因此，在后续的工艺过程中，可以利用APC调控相应的工艺参数，从而得到理想的工艺结果。本实施例中，由于牺牲图案42的预设宽度W40、相邻牺牲图案42的预设间距D40和牺牲图案42的实际宽度W41都为已知数据，因此，可以利用APC调控相应的工艺参数，从而使得侧墙43的实际宽度W43按所需要值形成。具体的，将这些已知数据输入APC相应程序或系统，就可以根据上述数据得到侧墙43实际宽度W43的具体值。然后APC调整相应的工艺参数，使侧墙43按实际宽度W43的具体值形成。
[0067]本实施例中，由于牺牲图案42的预设宽度W40大于牺牲图案42的实际宽度W41，因此需要控制侧墙43的实际宽度W43大于侧墙的预设宽度W42。所述第一次APC可以通过调控工艺温度、时间、气体组分、气体流量、气压和功率的至少其中之一，达到对侧墙43的实际宽度W43进行精确调整。具体的，本实施例以原子层沉积法沉积形成侧墙43，在沉积过程中，所述第一次APC —方面控制沉积设备的气压和气流保持稳定，从而控制沉积速率，另一方面通过控制沉积时间来确定侧墙43最终生成的实际宽度W43。
[0068]如果不调控侧墙43的实际宽度W43，而是按侧墙43的预设宽度W42形成侧墙43，由于牺牲图案42宽度方向的对称轴位置未发生改变，并且牺牲图案42宽度发生了收缩，因此侧墙43宽度方向的对称轴位置势必发生改变。一旦侧墙43宽度方向的对称轴位置发生改变，以侧墙43为掩模形成的功能图案宽度方向的对称轴位置也相应改变，因此所形成的功能图案必将出现间距奇偶效应。
[0069]本实施例通过调控侧墙43的实际宽度W43等于牺牲图案42的预设宽度W40与侧墙43的预设宽度W42之和与牺牲图案42的实际宽度W41之差，即可以使得侧墙43的实际宽度W43与牺牲图案42的实际宽度W41之和等于牺牲图案42的预设宽度W40与侧墙43的预设宽度W42之和。由于牺牲图案42宽度方向的对称轴自始至终未发生变化，因此，当侧墙43的实际宽度W43与牺牲图案42的实际宽度W41之和等于牺牲图案42的预设宽度W40与侧墙43的预设宽度W42之和时，侧墙43宽度方向的对称轴位置也不发生改变，从而保证以侧墙43为掩模形成的功能图案宽度方向的对称轴位置不变。
[0070]从另一个角度看，通过调控侧墙43的实际宽度W43等于牺牲图案42的预设宽度W40与侧墙43的预设宽度W42之和与牺牲图案42的实际宽度W41之差，得到的各侧墙43中，相邻侧墙43之间具有相同的间距D42，如图13所示，据此亦可知，以侧墙43为掩模形成的功能图案必然不会出现间距奇偶效应。
[0071]需要说明的是，在本发明的其它实施例中，也可以直接利用APC调控使得相邻侧墙43之间的间距D42相等，从而使侧墙43宽度方向的对称轴位置不发生改变。
[0072]本实施例中，侧墙43的材料可以包括氧化硅、氮化碳或者氮化硅中的一种或者多种的任意组合，其宽度范围可以包括100埃?500埃。
[0073]请继续参考图13，去除图12所示的牺牲图案42。
[0074]由于牺牲图案42的材料为无定形碳，因此可采用灰化工艺去除牺牲图案42。
[0075]请参考图14，以侧墙43为掩模蚀刻功能层41a形成功能图案41b，调控功能图案41b的实际宽度W44等于功能图案41b的预设宽度。
[0076]虽然相邻侧墙43之间具有相同的间距D42保证了以侧墙43为掩模形成的功能图案41b不会出现间距奇偶效应，但是由于本实施例中增大了侧墙43的宽度，因此,如果不对功能图案41b的实际宽度W44进行调控，而按现有方法形成功能图案41b，则所形成的功能图案41b的实际宽度W44必然大于预设宽度，而功能图案41b的实际宽度W44大于功能图案41b的预设宽度同样会导致利用功能图案41b形成的半导体器件发生偏差，导致半导体器件性能下降甚至失效。
[0077]本实施例采用第二次APC对功能图案41b的实际宽度W44进行调控，从而保证功能图案41b的实际宽度W44等于预设宽度，从而保证最终形成的功能图案41b满足最初的设定要求。
[0078]所述第二次APC的原理与所述第一次APC的原理相同，并且所述第二次APC可调节的工艺参数也可以与第一次APC的工艺参数相同，可参考本说明书上述内容。
[0079]具体的，本实施例中，所述第二次APC可以通过降低蚀刻气体的气压或延长蚀刻时间使功能图案41b的实际宽度W44与预设宽度相等。一般情况下，在适当的气压范围内，所述第二次APC可以在10埃?30埃范围内对功能图案41b的宽度进行调整。
[0080]本实施例所提供的半导体图案化方法通过第一次APC调控侧墙43的实际宽度W2，从而使得侧墙43宽度方向的对称轴不因牺牲图案42宽度发生收缩而改变位置，进而保证功能图案41b宽度方向的对称轴不因牺牲图案42宽度发生收缩而改变位置，即保证功能图案41b的对称轴位置准确，并通过第一次APC调控功能图案41b的实际宽度W44与预设宽度相等，从而保证功能图案41b的宽度尺寸准确，最终保证功能图案41b既不发生间隔奇偶效应，又满足工艺要求，从而使得利用所述半导体图案化方法形成的半导体器件尺寸不发生偏差，进而提高半导体器件的有效率。
[0081]本发明实施例二提供另外一种半导体图形化方法。
[0082]请参考图15，本实施提供半导体衬底50，半导体衬底50上具有功能层51a。
[0083]半导体衬底50可以是硅衬底或者锗衬底，也可以是绝缘体上半导体衬底。
[0084]功能层51a的材料可以是多晶硅、二氧化硅或者金属等，本实施例以多晶硅为例。
[0085]请继续参考图15，在功能层51a上按预设宽度W50形成等间距排列的多个牺牲图案52。
[0086]虽然本实施例按预设宽度W50形成牺牲图案52，相邻牺牲
[0087]图案52之间为预设间距D50，但是牺牲图案52宽度出现扩张现象，导致牺牲图案52的实际宽度W51大于预设宽度W50，并且相邻牺牲图案52的实际间距D51小于预设间距D50。
[0088]牺牲图案52的材料可以是无机材料，本实施例以无定形碳为例。在形成牺牲图案52过程中，可通过物理气相沉积法、化学气相沉积法或者原子层沉积法形成一层无定形碳层(未示出)，再蚀刻所述无定形碳层直至形成牺牲图案52。
[0089]根据功能层51a的材料和厚度的不同，牺牲图案52的厚度可进行调整，本实施例中，由于功能层51a的材料为多晶硅，因此牺牲图案52的厚度范围可以设置在1000埃?3000 埃。
[0090]牺牲图案52宽度两侧的扩张程度通常相同，因此，虽然牺牲图案52宽度出现扩张，但是牺牲图案52宽度方向的对称轴位置不发生变化。
[0091]请继续参考图15，获取所述牺牲图案52的实际宽度W51。
[0092]本实施例可以采用扫描电子显微镜或者扫描光学测量设备获取牺牲图案52的实际宽度W51，同时，可一并获取相邻牺牲图案52的实际间距D51。
[0093]请参考图16，在牺牲图案52的侧面形成侧墙53，调控侧墙53的实际宽度W53等于牺牲图案52的预设宽度W50与侧墙53的预设宽度W52之和与牺牲图案的实际宽度W51之差。
[0094]图16中用虚线矩形代表侧墙43的预设形状，虚线矩形对应的宽度为侧墙43的预设宽度W52。
[0095]本实施例中，可通过第一次APC调控侧墙53的实际宽度W53。
[0096]APC调控的原理可参考实施例一相应内容。由于牺牲图案52的预设宽度W50与侧墙53的预设宽度W52都是预设值，因此它们都是已知的，并且又通过上述步骤获取了牺牲图案的实际宽度W51，将这些数据输入APC相应程序或系统，就可以根据上述数值得到实际宽度W53的具体数值。由于本实施例中，牺牲图案52的预设宽度W50小于牺牲图案52的实际宽度W51，因此需要控制侧墙53的实际宽度W53小于侧墙的预设宽度W52。
[0097]所述第一次APC可以通过调控工艺温度、时间、气体组分、气体流量、气压和功率的至少其中之一，对侧墙53的实际宽度W53进行调控。具体的，本实施例以原子层沉积法沉积形成侧墙53，在沉积过程中，所述第一次APC —方面控制沉积设备的气压和气流保持稳定，从而控制沉积速率，另一方面通过控制沉积时间来确定侧墙53最终生成的实际宽度W53。
[0098]如果不调控侧墙53的实际宽度W53，而是按侧墙53的预设宽度W52形成侧墙53，由于牺牲图案52宽度方向的对称轴位置未发生改变，并且牺牲图案52宽度发生了扩张，因此侧墙53宽度方向的对称轴位置势必发生改变。一旦侧墙53宽度方向的对称轴位置发生改变，以侧墙53为掩模形成的功能图案对称轴位置也相应改变，因此所形成的功能图案必将出现间距奇偶效应。
[0099]本实施例通过调控侧墙53的实际宽度W53等于牺牲图案52的预设宽度W50与侧墙53的预设宽度W52之和与牺牲图案52的实际宽度W51之差，即可以使得侧墙53的实际宽度W53与牺牲图案52的实际宽度W51之和等于牺牲图案52的预设宽度W50与侧墙53的预设宽度W52之和。由于牺牲图案52宽度方向的对称轴自始至终未发生变化，因此，当侧墙53的实际宽度W53与牺牲图案52的实际宽度W51之和等于牺牲图案52的预设宽度W50与侧墙53的预设宽度W52之和时，侧墙53宽度方向的对称轴位置也不发生改变，从而保证以侧墙53为掩模形成的功能图案对称轴位置不变。
[0100]从另一个角度看，通过调控侧墙53的实际宽度W53等于牺牲图案52的预设宽度W50与侧墙53的预设宽度W52之和与牺牲图案52的实际宽度W51之差，得到的各侧墙53中，相邻侧墙53之间具有相同的间距D52，如图16所示，据此亦可知，以侧墙53为掩模形成的功能图案必然不会出现间距奇偶效应。
[0101]侧墙53的材料可以包括氧化硅、氮化碳或者氮化硅中的一种或者多种的任意组合，其宽度范围可以包括100埃?500埃。
[0102]请继续参考图16，去除图15所示的牺牲图案52。
[0103]由于牺牲图案52的材料为无定形碳，因此可采用灰化工艺去除牺牲图案52。
[0104]请参考图17，以侧墙53为掩模蚀刻功能层51a形成功能图案51b，调控功能图案51b的实际宽度W54等于功能图案51b的预设宽度。
[0105]虽然相邻侧墙53之间具有相同的间距D52保证了以侧墙53为掩模形成的功能图案51b不会出现间距奇偶效应，但是由于本实施例中减小了侧墙53的宽度，因此，如果不对功能图案51b的实际宽度W54进行调控，其必然会小于功能图案51b的预设宽度，而功能图案51b的实际宽度W54小于功能图案51b的预设宽度同样会导致利用功能图案51b形成的半导体器件发生偏差，导致半导体器件性能下降甚至失效。
[0106]本实施例采用第二次APC对功能图案51b的实际宽度W54进行调控，从而保证功能图案51b的实际宽度W54等于预设宽度，从而保证最终形成的功能图案51b满足最初的设定要求。
[0107]具体的，所述第二次APC可以通过增加气压或适当增加蚀刻功能层51a气体中CH2F2的含量达到增大功能图案51b的要求，从而使功能图案51b的实际宽度W54与预设宽度相等。所述第二次APC可以在10埃?20埃范围内对功能图案51b的宽度进行调整。
[0108]本实施例所提供的半导体图案化方法通过第一次APC调控侧墙53的实际宽度W2，从而使得侧墙53宽度方向的对称轴不因牺牲图案52宽度发生扩张而改变位置，进而保证功能图案51b宽度方向的对称轴不因牺牲图案52宽度发生扩张而改变位置，即保证功能图案51b宽度方向的对称轴位置准确，并通过第一次APC调控功能图案51b的实际宽度W54与预设宽度相等，从而保证功能图案51b的宽度尺寸准确，最终保证功能图案51b既不发生间隔奇偶效应，又满足工艺要求，从而使得利用所述半导体图案化方法形成的半导体器件尺寸不发生偏差，进而提高半导体器件的有效率。
[0109]虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
【权利要求】
1.一种半导体图形化方法，其特征在于，包括: 提供半导体衬底，所述半导体衬底上具有功能层； 在所述功能层上按预设宽度形成多个牺牲图案； 获取所述牺牲图案的实际宽度和相邻所述牺牲图案的实际间距的至少其中之一； 在所述牺牲图案的侧面形成侧墙，调控所述侧墙的实际宽度或者相邻所述侧墙的实际间距，直至相邻所述侧墙的实际间距相等； 去除所述牺牲图案； 以所述侧墙为掩模蚀刻所述功能层形成功能图案，调控所述功能层的实际宽度等于所述功能层的预设宽度。
2.如权利要求1所述的半导体图形化方法，其特征在于，通过调控所述侧墙的实际宽度等于所述牺牲图案的预设宽度与所述侧墙的预设宽度之和与所述牺牲图案的实际宽度之差，或者通过调控所述侧墙的实际间距等于所述牺牲图案的实际宽度，使相邻所述侧墙的实际间距相等。
3.如权利要求1所述的半导体图形化方法，其特征在于，采用第一次先进制程控制调控所述侧墙的实际宽度或者相邻所述侧墙的实际间距。
4.如权利要求3所述的半导体图形化方法，其特征在于，所述第一次先进制程控制通过调控工艺温度、时间、气体组分、气体流量、气压和功率的至少其中之一调控所述侧墙的实际宽度或者相邻所述侧墙的实际间距。
5.如权利要求1所述的半导体图形化方法，其特征在于，采用第二次先进制程控制调控所述功能层的实际宽度。
6.如权利要求5所述的半导体图形化方法，其特征在于，所述第二次先进制程控制通过调控工艺温度、时间、气体组分、气体流量、气压和功率的至少其中之一调控所述功能层的实际宽度。
7.如权利要求1所述的半导体图形化方法，其特征在于，采用扫描电子显微镜或者扫描光学测量设备获取所述牺牲图案的实际宽度。
8.如权利要求1所述的半导体图形化方法，其特征在于，所述牺牲图案的材料包括无定形碳，所述牺牲图案的厚度范围包括1000埃?3000埃。
9.如权利要求1所述的半导体图形化方法，其特征在于，所述侧墙的材料包括氧化硅、氮化碳或者氮化硅中的一种或者多种的任意组合，所述侧墙的宽度范围包括100埃?500埃。
10.如权利要求1所述的半导体图形化方法，其特征在于，所述牺牲图案的实际宽度与预设宽度相差范围包括10埃?30埃。
【文档编号】H01L21/02GK104425211SQ201310365836
【公开日】2015年3月18日 申请日期:2013年8月20日 优先权日:2013年8月20日
【发明者】尚飞, 何其暘 申请人:中芯国际集成电路制造(上海)有限公司