晶体管及其形成方法
【专利摘要】一种晶体管及其形成方法，其中晶体管包括：半导体衬底的表面具有第一掺杂区，第一掺杂区内具有第一掺杂离子，第一掺杂区内的第一掺杂离子具有第一浓度；位于第一掺杂区部分表面且具有第一掺杂离子的半导体层，半导体层内的第一掺杂离子具有第一浓度；位于半导体层内的第二掺杂区，第二掺杂区位于半导体层侧壁和顶部的表面，第二掺杂区内具有第一掺杂离子，第二掺杂区内的第一掺杂离子具有第二浓度，第二浓度大于第一浓度；位于半导体层两侧侧壁内的第二掺杂区表面的栅极结构；位于半导体层和栅极结构两侧的部分第一掺杂区和部分半导体衬底内的漏区，漏区内具有第一掺杂离子，漏区内的第一掺杂离子具有第二浓度。晶体管的尺寸缩小、集成度提高。
【专利说明】 晶体管及其形成方法
【技术领域】
[0001]本发明涉及半导体制造【技术领域】，尤其涉及一种晶体管及其形成方法。
【背景技术】
[0002]随着半导体制造技术的飞速发展，半导体器件朝着更高的元件密度，以及更高的集成度的方向发展。晶体管作为最基本的半导体器件目前正被广泛应用，因此随着半导体器件的元件密度和集成度的提高，平面晶体管的栅极尺寸也越来越短，传统的平面晶体管对沟道电流的控制能力变弱，容易产生短沟道效应，影响半导体器件的电学性能。
[0003]为了克服晶体管的短沟道效应，现有技术提出了一种无结晶体管(JLT，Junct1n-less Transistor)。请参考图1,图1是一种NMOS无结晶体管的剖面结构示意图，包括:半导体衬底100 ;位于半导体衬底100内的沟道区101，所述沟道区101内具有N型离子，且所述N型离子的浓度自所述沟道区101的底部至顶部逐渐增加；位于沟道区101表面栅极结构102，所述栅极结构102包括:栅介质层、位于栅介质层110表面的栅电极层111、以及位于栅电极层111和栅介质层110两侧的侧墙112 ;位于栅极结构102两侧的半导体衬底100内的源区103和漏区104，所述源区103或漏区104内掺杂有N型离子，且源区103或漏区104内的N型离子浓度大于沟道区101底部的N型离子浓度。
[0004]如图1所示，由于所述源区103、沟道区101和漏区104之间无PN结，因此该结构晶体管被称为无结晶体管，通过控制对所述栅电极层111施加的偏压大小，能够控制所述无结晶体管的开启或关闭。当所述无结晶体管开启时，由于源区103、沟道区101和漏区104内均具有N型离子，源区103、漏区104以及沟道区101顶部的高掺杂浓度部分能够导通，而所述沟道区101底部的低掺杂浓度部分能够抑制源区103、漏区104以及沟道区101顶部内的N型离子发生扩散，以此能够减少晶体管的漏电流，短沟道效应得以抑制；当所述无结晶体管关闭时，则沟道区101内的N型离子向源区103、漏区104或半导体衬底100内扩散，使沟道区101内的N型离子掺杂浓度降低，源区103和漏区104之间的电阻升高，使源区103和漏区104之间断开。
[0005]然而，现有的无结晶体管的尺寸偏大，不利于半导体器件尺寸缩小以及芯片集成度的提高。
【发明内容】
[0006]本发明解决的问题是提供一种晶体管及其形成方法，缩小所形成的无结晶体管的尺寸，提高半导体器件的集成度。
[0007]为解决上述问题，本发明提供一种晶体管的形成方法，包括:提供半导体衬底，所述半导体衬底的表面具有第一掺杂区，所述第一掺杂区内具有第一掺杂离子，所述第一掺杂区内的第一掺杂离子具有第一浓度；在所述第一掺杂区的部分表面形成具有第一掺杂离子的半导体层，所述半导体层内的第一掺杂离子具有第一浓度；在形成具有第一掺杂离子的半导体层之后，在所述半导体层内再次掺杂第一掺杂离子，在所述半导体层的侧壁表面和顶部表面形成第二掺杂区，所述第二掺杂区内的第一掺杂离子具有第二浓度，所述第二浓度大于第一浓度；在形成第二掺杂区之后，在半导体层两侧的侧壁表面形成栅极结构；在半导体层和栅极结构两侧的部分第一掺杂区和部分半导体衬底内形成漏区，所述漏区内具有第一掺杂离子，所述漏区内的第一掺杂离子具有第二浓度。
[0008]可选的，所述半导体层的形成工艺为:在半导体衬底和第一掺杂区表面形成第一介质层；在所述第一介质层表面形成第二介质层；刻蚀部分第二介质层和第一介质层直至暴露出第一掺杂区表面为止，在第二介质层和第一介质层内形成开口 ；在所述开口内形成填充满所述开口的半导体层；采用离子注入工艺在所述半导体层内掺杂第一掺杂离子；在掺杂第一掺杂离子之后，去除第二介质层。
[0009]可选的，所述第二掺杂区的形成工艺为:在所述第一介质层表面、半导体层的侧壁表面和顶部表面沉积牺牲层，并在沉积牺牲层的过程中，采用原位掺杂工艺在所述牺牲层内掺杂第一掺杂离子；在形成牺牲层之后，采用热退火工艺使牺牲层内的第一掺杂离子向半导体层内扩散；在热退火工艺之后，去除所述牺牲层。
[0010]可选的，所述牺牲层的材料为碳化硅，所述牺牲层的形成工艺为化学气相沉积工艺，所述牺牲层内的第一掺杂离子的浓度大于1E18原子/立方厘米。
[0011]可选的，所述热退火工艺的时间为5秒至5小时，气体为氮气或惰性气体，温度为400摄氏度至1200摄氏度。
[0012]可选的，所述第一介质层为氧化硅层，所述第二介质层包括氮化硅层。
[0013]可选的，所述第二介质层还包括位于所述氮化硅层表面的氧化硅层，所述氧化硅层用于刻蚀形成所述开口时的掩膜层。
[0014]可选的，所述半导体层的材料为单晶硅；所述半导体层的形成工艺包括:在开口内形成填充满所述开口的半导体薄膜；对所述半导体薄膜进行化学机械抛光工艺以形成半导体层，使所述半导体层的表面与第二介质层表面齐平。
[0015]可选的，所述第一掺杂离子的第一浓度为1E16原子/立方厘米?1E18原子/立方厘米，所述第一掺杂离子的第二浓度大于1E18原子/立方厘米；所述第一掺杂离子为P型离子或N型离子。
[0016]可选的，所述栅极结构包括:位于半导体层侧壁表面的栅介质层，位于栅介质层表面的栅电极层。
[0017]可选的，所述栅极结构的形成方法包括:在半导体层的侧壁和顶部表面沉积栅介质薄膜；在所述栅介质薄膜表面沉积栅电极薄膜；采用回刻蚀工艺刻蚀所述栅电极薄膜和栅介质薄膜直至暴露出半导体层顶部的第二掺杂区表面为止，形成栅介质层和栅电极层。
[0018]可选的，所述栅介质层的材料为氧化硅，所述栅电极层的材料为多晶硅，所述栅电极层内具有第二掺杂离子，所述第二掺杂离子的导电类型与第一掺杂离子相反。
[0019]相应的，本发明还提供一种晶体管，包括:半导体衬底，所述半导体衬底的表面具有第一掺杂区，所述第一掺杂区内具有第一掺杂离子，所述第一掺杂区内的第一掺杂离子具有第一浓度；位于所述第一掺杂区部分表面且具有第一掺杂离子的半导体层，所述半导体层内的第一掺杂离子具有第一浓度；位于所述半导体层内的第二掺杂区，所述第二掺杂区位于所述半导体层侧壁和顶部的表面，所述第二掺杂区内具有第一掺杂离子，所述第二掺杂区内的第一掺杂离子具有第二浓度，所述第二浓度大于第一浓度；位于半导体层两侧侧壁内的第二掺杂区表面的栅极结构；位于半导体层和栅极结构两侧的部分第一掺杂区和部分半导体衬底内的漏区，所述漏区内具有第一掺杂离子，所述漏区内的第一掺杂离子具有第二浓度。
[0020]可选的，所述第一掺杂离子的第一浓度为1E16原子/立方厘米?1E18原子/立方厘米，所述第一掺杂离子的第二浓度大于1E18原子/立方厘米；所述第一掺杂离子为P型离子或N型离子。
[0021 ] 可选的，所述半导体层的材料为单晶硅。
[0022]可选的，所述栅极结构包括:位于半导体层侧壁表面的栅介质层，位于栅介质层表面的栅电极层。
[0023]可选的，所述栅介质层的材料为氧化硅，所述栅电极层的材料为多晶硅，所述栅电极层内具有第二掺杂离子，所述第二掺杂离子的导电类型与第一掺杂离子相反。
[0024]与现有技术相比，本发明的技术方案具有以下优点:
[0025]在所述晶体管的形成方法中，形成于半导体层侧壁表面的第二掺杂区能够作为晶体管的沟道区，而形成于半导体层顶部表面的第二掺杂区作为晶体管的源极，而所述栅极结构分别形成于半导体层两侧的侧壁表面，因此，形成于所述半导体层同一侧的栅极结构、漏区以及第二掺杂区能够形成一个晶体管结构，即每一半导体层两侧能够分别形成一个晶体管，且形成于同一所述半导体层两侧的晶体管共用所述半导体层顶部的第二掺杂区作为源区。由于在保证尺寸精确度的情况下，能够在仅形成单个半导体层的区域内形成双倍数量的晶体管，因此所形成的晶体管器件密度提高、且尺寸缩小，有利于所形成的半导体器件或芯片的集成度提高。而且，由于所述第一掺杂区、第二掺杂区和漏区的导电类型相同，因此所形成的晶体管为无结晶体管，所述无结晶体管能够使短沟道效应得到抑制。
[0026]在所述晶体管中，位于半导体层顶部表面的第二掺杂区作为源区，位于半导体层侧壁表面的第二掺杂区作为沟道区，则位于所述半导体层一侧的栅极结构、第二掺杂区和漏区构成一个晶体管结构，即所述半导体层两侧分别具有一个晶体管，且位于所述半导体层两侧的晶体管共用所述半导体层顶部的第二掺杂区作为源区。由于所述第一掺杂区、第二掺杂区和漏区的导电类型相同，因此所述晶体管为无结晶体管，所述无结晶体管能够抑制短沟道效应。而且，所述半导体层两侧分别具有一个晶体管结构，因此所述晶体管的尺寸缩小且器件密度提高，有利于使所述晶体管构成的半导体器件或芯片的集成度进一步提闻。
【专利附图】
【附图说明】
[0027]图1是一种NMOS无结晶体管的剖面结构示意图；
[0028]图2至图9是本发明实施例的晶体管的形成过程的剖面结构示意图。
【具体实施方式】
[0029]如图1所示，现有的无结晶体管为平面晶体管，因此所述无结晶体管的尺寸偏大，不利于使半导体器件集成度的提高。
[0030]为了缩小无结晶体管的尺寸，经过研究，提出了一种晶体管，包括:位于所述半导体衬底的表面的第一掺杂区，所述第一掺杂区内具有第一掺杂离子，所述第一掺杂区内的第一掺杂离子具有第一浓度；位于所述第一掺杂区部分表面且具有第一掺杂离子的半导体层，所述半导体层内的第一掺杂离子具有第一浓度；位于所述半导体层内的第二掺杂区，所述第二掺杂区位于所述半导体层侧壁和顶部的表面，所述第二掺杂区内具有第一掺杂离子，所述第二掺杂区内的第一掺杂离子具有第二浓度，所述第二浓度大于第一浓度；位于半导体层两侧侧壁内的第二掺杂区表面的栅极结构；位于半导体层和栅极结构两侧的部分第一掺杂区和部分半导体衬底内的漏区。其中，位于半导体层顶部表面的第二掺杂区作为源区，位于半导体层侧壁表面的第二掺杂区作为沟道区，则位于所述半导体层一侧的栅极结构、第二掺杂区和漏区构成一个晶体管结构，即所述半导体层两侧分别具有一个晶体管，且位于所述半导体层两侧的晶体管共用所述半导体层顶部的第二掺杂区作为源区。由于所述第一掺杂区、第二掺杂区和漏区的导电类型相同，因此所述晶体管为无结晶体管，所述无结晶体管能够抑制短沟道效应。而且，所述半导体层两侧分别具有一个晶体管结构，因此所述晶体管的尺寸缩小且器件密度提高，有利于使所述晶体管构成的半导体器件或芯片的集成度进一步提闻。
[0031]为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例作详细的说明。
[0032]图2至图9是本发明实施例的晶体管的形成过程的剖面结构示意图。
[0033]请参考图2，提供半导体衬底200，所述半导体衬底200的表面具有第一掺杂区201，所述第一掺杂区201内具有第一掺杂离子，所述第一掺杂区201内的第一掺杂离子具有第一浓度。
[0034]所述半导体衬底200为硅衬底、锗衬底、硅锗衬底、碳化硅衬底、绝缘体上硅(SOI)衬底、绝缘体上锗(GOI)衬底、玻璃衬底或II1-V族化合物衬底，例如氮化镓或砷化镓等。在本实施例中，所述半导体衬底200为硅衬底，使用硅衬底形成后续的晶体管能够使工艺成本降低，且所形成的晶体管易于与其他基于硅衬底所形成的半导体器件集成。在一实施例中，还能够在所述半导体衬底200内形成具有第二掺杂离子的阱区，所述第一掺杂区形成于所述阱区内，所述第二掺杂离子的导电类型与第一掺杂离子相反。
[0035]所述第一掺杂区201的形成工艺为:采用离子注入工艺对所述半导体衬底200的表面进行掺杂，在所述半导体衬底200内形成第一掺杂区201，且所述第一掺杂区201位于半导体衬底200表面。所述第一掺杂区201内的第一掺杂离子为P型离子或N型离子，本实施例的第一掺杂离子为N型离子。所述第一掺杂区201内的第一掺杂离子具有第一浓度，所述第一浓度为1E16原子/立方厘米?1E18原子/立方厘米，因此所述第一掺杂区201为轻掺杂状态，第一掺杂区201内的第一掺杂离子浓度较低。所述第一掺杂区201能够作为后续形成的无结晶体管的沟道区的一部分，所述第一掺杂区201内的第一掺杂离子的浓度较低，当所形成的无结晶体管工作时，所述第一掺杂区201能过抑制载流子的扩散，从而减少漏电流和短沟道效应。
[0036]请参考图3,在半导体衬底200和第一掺杂区201表面形成第一介质层202 ;在所述第一介质层202表面形成第二介质层203 ;刻蚀部分第二介质层203和第一介质层202直至暴露出第一掺杂区201表面为止,在第二介质层203和第一介质层202内形成开口 204。
[0037]所述第一介质层202的材料与第二介质层203的材料不同，使得所述第一介质层202与第二介质层203之间具有刻蚀选择性，在后续去除第二介质层203之后能够保留第一介质层202，所述第一介质层202在后续对半导体层进行掺杂工艺时，能够作为对第一掺杂区201和半导体衬底200保护层。
[0038]在本实施例中，所述第一介质层202为氧化硅层，所述第二介质层203包括氮化硅层，所述第一介质层202和第二介质层203的形成工艺为化学气相沉积工艺。
[0039]所述第二介质层203还包括位于所述氮化硅层表面的氧化硅层，所述氧化硅层作为形成所述开口 204时的掩膜层。所述开口 204的形成工艺为:在采用化学气相沉积工艺形成氮化硅层之后，在所述氮化硅层表面形成氧化硅层，所述氧化硅层暴露出与开口 204位置对应的氮化硅层表面；以所述氧化硅为掩膜，采用各向异性的干法刻蚀工艺刻蚀氮化娃层和第一介质层202,直至暴露出第一掺杂区201表面为止。
[0040]由于所述开口 204平行于半导体衬底200表面方向的尺寸、以及相邻开口 204之间的距离由光刻工艺的曝光精确度决定，在确保尺寸精确的情况下，所述开口 204平行于半导体衬底200表面方向的尺寸、以及相邻开口 204之间的距离无法进一步缩小，即后续形成于开口 204内的半导体层平行于半导体衬底200表面方向的尺寸、以及相邻半导体层之间的距离无法继续缩小。因此，本实施例中，为了使所形成的晶体管的尺寸缩小、集成度提高，后续在所述开口 204内形成半导体层，并在半导体层两侧的侧壁表面分别形成栅极结构，即所述半导体层两侧能够分别形成一个晶体管，从而在仅能够形成尺寸精确度单个半导体层的范围内，能够形成双倍数量且尺寸精确的无结晶体管，使所述无结晶体管的集成度提高，而尺寸缩小。
[0041]请参考图4，在所述开口 204 (如图3所示)内形成填充满所述开口 204的半导体层205，所述半导体层205内具有第一掺杂离子，所述半导体层205内的第一掺杂离子具有第一浓度。
[0042]后续形成的栅极结构位于所述半导体层205的侧壁表面，所述半导体层205与栅极结构相接触的部分能够形成沟道区，因此所述半导体层205的材料为单晶硅，由于单晶硅晶格排列整齐，能够使所形成的晶体管的沟道区具有固定晶向，且所述固定晶向能够使沟道区有利于载流子的移动。
[0043]所述半导体层205的形成工艺包括:采用选择性外延沉积工艺在开口 204内形成填充满所述开口 204的半导体薄膜，本实施例的半导体薄膜材料为单晶硅，由于所述开口204底部为第一掺杂区201，即所述半导体薄膜自所述开口 204底部向所述开口 204顶部生长，而所述第二介质层203表面不会同时生长所述半导体薄膜；在所述选择性外延沉积工艺之后，对所述半导体薄膜进行化学机械抛光工艺，并形成半导体层205，使所述半导体层205的表面与第二介质层203表面齐平。
[0044]本实施例中，在所述化学机械抛光工艺之后，采用离子注入工艺在所述半导体层205内掺杂第一掺杂离子，并形成第三掺杂区(未示出)，所述第一掺杂离子为N型离子。由于第一掺杂区201和半导体衬底表面具有第一介质层202和第二介质层203覆盖，因此所注入的第一掺杂离子仅进入所述半导体层205内。
[0045]本实施例中，所述第三掺杂区布于整个半导体层205内，且所述第三掺杂区与第一掺杂区201相接触，所述第三掺杂区作为后续形成的晶体管的沟道区的一部分。所述第三掺杂区内的第一掺杂离子的第一浓度为1E16原子/立方厘米?1E18原子/立方厘米，所述第三掺杂区内的掺杂浓度较低，为轻掺杂状态；在后续在半导体层205内的侧壁和顶部表面形成高掺杂浓度的第二掺杂区之后，位于半导体层205侧壁的第二掺杂区作为沟道区，而位于半导体层205顶部的第二掺杂区作为源区。当所形成的无结晶体管工作时，所述第三掺杂区和第一掺杂区能够抑制载流子的扩散，从而减少漏电流和短沟道效应。
[0046]在另一实施例中，在采用选择性外延沉积工艺形成半导体薄膜的同时，采用原位掺杂工艺在所述半导体薄膜内掺杂具有第一浓度的第一掺杂离子，则所形成的半导体层内的第一掺杂离子分布更均匀。
[0047]请参考图5，在所述半导体层205内掺杂具有第一浓度的第一掺杂离子之后，去除第二介质层203 (如图4所示)；在去除第二介质层203 (如图4所示)之后，在所述第一介质层202表面、半导体层205的侧壁表面和顶部表面沉积牺牲层206,所述牺牲层206内具有第一掺杂离子。
[0048]所述去除第二介质层203的工艺为干法刻蚀工艺或湿法刻蚀工艺，较佳的是湿法刻蚀工艺，采用湿法刻蚀工艺去除第二介质层203时，对第一介质层202表面的损伤较小；由于第二介质层203的材料与第一介质层202不同,第二介质层203与第一介质层202之间具有刻蚀选择性，因此在去除第二介质层203之后，能够保留所述第一介质层202。所述第一介质层202能够在形成第二掺杂区的过程中，保护第一掺杂区201和半导体衬底200。
[0049]所述牺牲层206内具有第一掺杂离子，本实施例中即N型离子，后续经过热退火工艺之后，所述牺牲层206内的第一掺杂离子能够向半导体层205内扩散，以此在半导体层205内的侧壁和顶部表面形成第二掺杂区。所述牺牲层206的材料为半导体材料，从而能够在所述牺牲层206内掺杂第一掺杂离子；而且，所述牺牲层206的材料需要与半导体层205不同，则在后续热退火工艺之后，去除牺牲层206时减少对半导体层205的损伤。
[0050]本实施例中，所述牺牲层206的材料为碳化硅，所述牺牲层206的形成工艺为化学气相沉积工艺，在沉积牺牲层206的过程中，采用原位掺杂工艺在所述牺牲层206内掺杂第一掺杂离子。所述牺牲层206内的第一掺杂离子的浓度大于半导体层205内的第一掺杂离子浓度；本实施例中，所述牺牲层206内的第一掺杂离子浓度大于1E18原子/立方厘米；由于牺牲层206内的第一掺杂离子浓度较高，而半导体层205内的第一掺杂离子浓度较低，因此能够通过后续的热退火工艺，使所述牺牲层206内的第一掺杂离子向半导体层205内扩散，在半导体层205内的侧壁和顶部表面形成第二掺杂区。
[0051]请参考图6，在形成牺牲层206 (如图6所示)之后，采用热退火工艺使牺牲层206内的第一掺杂离子向半导体层205内扩散，在所述半导体层205的侧壁表面和顶部表面形成第二掺杂区207，所述第二掺杂区207内的第一掺杂离子具有第二浓度，所述第二浓度大于第一浓度；在热退火工艺之后，去除所述牺牲层206。
[0052]所述热退火工艺的时间为5秒至5小时，气体为氮气或惰性气体，温度为400摄氏度至1200摄氏度。
[0053]由于牺牲层206内的第一掺杂离子浓度大于半导体层205内的第一掺杂离子浓度，在所述热退火的过程中，牺牲层206内的能够向半导体层205内扩散，从而在半导体层205的侧壁和顶部表面形成第二掺杂区207。所述第二掺杂区207内的第一掺杂离子的第二浓度大于1E18原子/立方厘米，所述第二掺杂区207为重掺杂区。
[0054]通过形成所述牺牲层206和热退火工艺形成第二掺杂区207，能够使所形成的第二掺杂区207内第一掺杂离子的分布均匀，即位于半导体层205侧壁的第二掺杂区207的厚度均匀，且位于半导体层205顶部的第二掺杂区207厚度均匀，能够使后续所形成的晶体管性能稳定易控制。而且，由于牺牲层和第一掺杂区201和半导体衬底200之间具有第一介质层202进行隔离，因此牺牲层206内的第一掺杂离子不会进入第一掺杂区201或半导体衬底20内，进一步提闻了所形成的晶体管的稳定性。
[0055]后续所形成的栅极结构位于半导体层205两侧侧壁表面，且与所述第二掺杂区207相接触，因此，形成于半导体层205侧壁表面的第二掺杂区207作为所形成的无结晶体管的沟道区，而形成于半导体层205顶部表面的第二掺杂区207作为所形成的无结晶体管的源区。当所形成的无结晶体管开启时，源区、沟道区以及后续形成的漏区之间导通，而且沟道区内的载流子以垂直于半导体衬底200表面的方向移动。
[0056]请参考图7，在形成第二掺杂区207之后，在半导体层205侧壁和顶部表面形成栅介质薄膜208 ;在所述栅介质薄膜208表面形成栅电极薄膜209。
[0057]所述栅介质薄膜208用于形成栅介质层，栅电极层表面209用于形成栅电极层。所述栅介质薄208的材料为氧化硅，所述栅电极层209的材料为多晶硅。本实施例中，由于半导体层205的材料为单晶硅，所述栅介质薄膜208能够以热氧化工艺形成与半导体层205的侧壁和顶部表面，在形成栅介质薄膜208之后，采用化学气相沉积工艺在所述第一介质层202和栅介质薄膜208表面形成栅电极薄膜209。在另一实施例中，所述栅介质薄膜208和栅电极薄膜209均采用化学气相沉积工艺形成于第一介质层202表面、以及半导体层205的侧壁和顶部表面。
[0058]所述栅介质薄膜208的厚度决定了后续形成的栅介质层的厚度，所述栅电极薄膜209的厚度决定了后续形成的栅电极层的厚度，而所述栅介质薄膜208和栅电极薄膜209的厚度能够通过形成工艺进行精确控制，因此后续形成的栅极结构的尺寸精确。
[0059]所述栅介质薄膜208和栅电极薄膜209形成于半导体层205的侧壁和顶部表面，即所述栅介质薄膜208与第二掺杂区207相接触，后续形成的栅极结构与位于半导体层205侧壁的第二掺杂区207接触，使所述第二掺杂区207能够作为所形成的无结晶体管的沟道区。
[0060]需要说明的是，在采用化学气相沉积工艺形成栅电极薄膜209之后，能够采用离子注入工艺在所述栅电极薄膜209内掺杂第二掺杂离子，所述第二的掺杂离子的导电类型与第一掺杂离子相反，本实施例中，所述第二掺杂离子为P型离子，使后续所形成的栅电极层内具有第二掺杂离子。
[0061]请参考图8，采用回刻蚀工艺刻蚀所述栅电极薄膜209 (如图8所示)和栅介质薄膜208 (如图8所示)直至暴露出半导体层205顶部的第二掺杂区207表面为止，形成栅介质层208a和栅电极层209a，所述栅介质层208a和栅电极层209a构成栅极结构210。
[0062]所述回刻蚀工艺为各向异性的干法刻蚀工艺。在本实施例中，所述栅介质薄膜208以热氧化工艺形成于半导体层205的侧壁和顶部表面，所述栅电极薄膜209以化学气相沉积工艺形成于第一介质层202和栅介质薄膜208表面，因此所述各向异性的干法刻蚀工艺能够去除第一介质层202表面的栅电极薄膜209、以及半导体层205顶部表面的栅电极薄膜209和栅介质薄膜208，同时，位于半导体层205侧壁表面的栅介质薄膜208和栅电极薄膜209被保留并形成栅介质层208a和栅电极层209a。
[0063]在本实施例中，由于第一掺杂区201和半导体衬底200表面还具有第一及支持202，因此在回刻蚀形成栅介质层208a和栅电极层209a之后，以所述半导体层205和栅电极层209a为掩膜，继续采用各向异性的干法刻蚀工艺刻蚀所述第一介质层202直至暴露出第一掺杂区201和半导体衬底200表面为止。
[0064]在所述回刻蚀工艺之后，所形成的栅极结构210分别位于所述半导体层205两侧的侧壁表面，即在仅能够形成单个半导体层205的区域范围内形成两个的栅极结构210，且位于所述半导体层205两侧的栅极结构能够分别形成一个无结晶体管。此外，由于所述栅介质层208a和栅电极层209a的尺寸能够通过形成栅介质薄膜208和栅电极薄膜209的工艺进行精确控制，所形成的栅极结构的尺寸精确。因此，所形成的无结晶体管在保证尺寸精确的情况下，能够使所形成的无结晶体管的尺寸缩小，且集成度提高。
[0065]请参考图9，在半导体层205和栅极结构210两侧的部分第一掺杂区201和部分半导体衬底200内形成漏区211，所述漏区211内具有第一掺杂离子，所述漏区211内的第一掺杂离子具有第二浓度。
[0066]本实施例中，所述漏区211内的第一掺杂离子为N型离子。所述漏区211的形成工艺为:在半导体衬底200、第一掺杂区201、栅极结构210和半导体层205表面形成图形化的光刻胶层，所述光刻胶层暴露出需要形成漏区211的对应位置；以所述光刻胶层为掩膜，采用离子注入工艺在第一掺杂区201内形成漏区211，所述漏区211内第一掺杂离子的第二浓度大于1E18原子/立方厘米，即所述漏区211为重掺杂状态。其中，由于本实施例中的栅电极层209a内具有第二掺杂离子，所述光刻胶层能够保护所述栅电极层209a免受污染。本实施例中，所述漏区211的底部能够低于第一掺杂区201的底部。在其他实施例中，所述漏区211的底部还能够高于第一掺杂区201的底部、或与第一掺杂区201的底部齐平。
[0067]由于所述漏区211、第一掺杂区201、第二掺杂区207和半导体层205内所掺杂的离子均为第一掺杂离子，即N型离子，所形成的晶体管中无PN结，为无结晶体管。其中，位于半导体层205顶部表面的第二掺杂区207作为源区，位于半导体层205侧壁表面的第二掺杂区207作为沟道区的一部分，则形成于同一半导体层205两侧的两个无结晶体管共用同一源区。当所形成的无结晶体管开启时，由于漏区211、第一掺杂区201、第二掺杂区207和半导体层205内的掺杂类型相同，因此源区和漏区211之间导通；其中，第二掺杂区207为重掺杂状态(N+),且位于半导体层205侧壁表面的第二掺杂区207为沟道区的一部分，因此所述第二掺杂区207的掺杂浓度决定了源区和漏区之间导通电流的大小；而且，由于第一掺杂区201和半导体层205为轻掺杂状态(N_)，能够抑制源区和漏区之间产生漏电流。
[0068]在另一实施例中，所述栅电极层209a的材料为本征的多晶硅，在回刻蚀工艺之后，采用离子注入工艺在栅极结构210和半导体层205两侧的第一掺杂区201内形成漏区211。则在形成漏区211的同时，能够在栅电极层209a内掺杂第一掺杂离子，以调控所形成的无结晶体管的阈值电压。同时，位于半导体层205顶部表面的第二掺杂区207的深度加深，所述位于半导体层205顶部表面的第二掺杂区207用于作为无结晶体管的源区，则所述源区的性能更稳定。
[0069]本实施例，在所述晶体管的形成方法中，形成于半导体层侧壁表面的第二掺杂区能够作为晶体管的沟道区，而形成于半导体层顶部表面的第二掺杂区作为晶体管的源极，而所述栅极结构分别形成于半导体层两侧的侧壁表面，因此，形成于所述半导体层同一侧的栅极结构、漏区以及第二掺杂区能够形成一个晶体管结构，即每一半导体层两侧能够分别形成一个晶体管，且形成于同一所述半导体层两侧的晶体管共用所述半导体层顶部的第二掺杂区作为源区。由于在保证尺寸精确度的情况下，能够在仅形成单个半导体层的区域内形成双倍数量的晶体管，因此所形成的晶体管器件密度提高、且尺寸缩小，有利于所形成的半导体器件或芯片的集成度提高。而且，由于所述第一掺杂区、第二掺杂区和漏区的导电类型相同，因此所形成的晶体管为无结晶体管，所述无结晶体管能够使短沟道效应得到抑制。
[0070]相应的，本发明实施例还提供一种晶体管的结构，请继续参考图9，包括:半导体衬底200，所述半导体衬底200的表面具有第一掺杂区201，所述第一掺杂区201内具有第一掺杂离子，所述第一掺杂区201内的第一掺杂离子具有第一浓度；位于所述第一掺杂区201部分表面且具有第一掺杂离子的半导体层205，所述半导体层205内的第一掺杂离子具有第一浓度；位于所述半导体层205内的第二掺杂区207，所述第二掺杂区207位于所述半导体层205侧壁和顶部的表面，所述第二掺杂区207内具有第一掺杂离子，所述第二掺杂区207内的第一掺杂离子具有第二浓度，所述第二浓度大于第一浓度；位于半导体层205两侧侧壁内的第二掺杂区207表面的栅极结构210 ;位于半导体层205和栅极结构210两侧的部分第一掺杂区201和部分半导体衬底200内的漏区211，所述漏区211内具有第一掺杂离子，所述漏区211内的第一掺杂离子具有第二浓度。
[0071]所述半导体衬底200为硅衬底、锗衬底、硅锗衬底、碳化硅衬底、绝缘体上硅(SOI)衬底、绝缘体上锗(GOI)衬底、玻璃衬底或II1-V族化合物衬底，例如氮化镓或砷化镓等。在本实施例中，所述半导体衬底200为硅衬底，使用硅衬底能够使工艺成本降低，且使所述晶体管易于与其他基于硅衬底的半导体器件集成。在一实施例中，所述半导体衬底200内包括具有第二掺杂离子的阱区，所述第一掺杂区位于所述阱区内，所述第二掺杂离子的导电类型与第一掺杂尚子相反。
[0072]所述第一掺杂区201内的第一掺杂离子为P型离子或N型离子，本实施例的第一掺杂离子为N型离子。所述第一掺杂区201内的第一掺杂离子具有第一浓度，所述第一浓度为1E16原子/立方厘米?1E18原子/立方厘米，所述第一掺杂区201为轻掺杂状态(N_)。所述第一掺杂区201能够作为所述无结晶体管的沟道区的一部分，所述第一掺杂区201内的第一掺杂离子浓度较低，当所述无结晶体管工作时，所述第一掺杂区201能过抑制载流子的扩散，从而减少漏电流和短沟道效应。
[0073]所述半导体层205的材料为单晶硅，由于所述半导体层205与栅极结构210相接触的部分为沟道区，而单晶硅晶格排列整齐，能够使晶体管的沟道区具有固定晶向，且所述固定晶向能够使沟道区有利于载流子的移动。所述半导体层205内具有第一掺杂离子，所述第一掺杂离子为N型离子，且所述半导体层205内的第一掺杂离子具有第一浓度，所述第一浓度为1E16原子/立方厘米?1E18原子/立方厘米，为轻掺杂状态。当所述无结晶体管工作时，所述半导体层205能够抑制载流子的扩散，从而减少漏电流和短沟道效应。
[0074]所述第二掺杂区207内的第一掺杂离子的第二浓度大于1E18原子/立方厘米，所述第二掺杂区207为重掺杂区。所述第二掺杂区207内第一掺杂离子的分布均匀，即位于半导体层205侧壁的第二掺杂区207的厚度均匀，且位于半导体层205顶部的第二掺杂区207厚度均匀，能够使晶体管性能稳定易控制。
[0075]所述栅极结构210包括:位于半导体层205侧壁表面的栅介质层208a，位于栅介质层208a表面的栅电极层209a。所述栅介质层208a的材料为氧化娃,所述栅电极层209a的材料为多晶娃。在本实施例中，所述栅电极层209a和第一掺杂区201之间还具有第一介质层202，所述第一介质层202的材料为氧化硅。此外，本实施例中，所述栅电极层209a内具有第二掺杂离子，所述第二掺杂离子的导电类型与第一掺杂离子相反，本实施例中即P型尚子。
[0076]所述栅极结构210分别位于所述半导体层205两侧的侧壁表面，在具有单个半导体层205的区域范围内具有两个的栅极结构210，而位于所述半导体层205两侧的栅极结构能够分别构成一个无结晶体管。因此，所述无结晶体管尺寸，且尺寸缩小，而集成度提高。
[0077]所述漏区211内的第一掺杂离子为N型离子，所述漏区211内第一掺杂离子的第二浓度大于1E18原子/立方厘米，即所述漏区211为重掺杂状态。本实施例中，所述漏区211的底部能够低于第一掺杂区201的底部。在其他实施例中，所述漏区211的底部还能够高于第一掺杂区201的底部、或与第一掺杂区201的底部齐平。
[0078]由于所述漏区211、第一掺杂区201、第二掺杂区207和半导体层205内所掺杂的离子均为第一掺杂离子，即N型离子，所述晶体管中无PN结，为无结晶体管。其中，位于半导体层205顶部表面的第二掺杂区207作为源区，位于半导体层205侧壁表面的第二掺杂区207作为沟道区的一部分，则位于同一半导体层205两侧的两个无结晶体管共用同一源区。当所述无结晶体管开启时，由于漏区211、第一掺杂区201、第二掺杂区207和半导体层205内的掺杂类型相同，因此源区和漏区211之间导通；其中，第二掺杂区207为重掺杂状态，且位于半导体层205侧壁表面的第二掺杂区207为沟道区的一部分，因此所述第二掺杂区207的掺杂浓度决定了源区和漏区之间导通电流的大小；而且，由于第一掺杂区201和半导体层205为轻掺杂状态，能够抑制源区和漏区之间产生漏电流。
[0079]本实施例中，位于半导体层顶部表面的第二掺杂区作为源区，位于半导体层侧壁表面的第二掺杂区作为沟道区，则位于所述半导体层一侧的栅极结构、第二掺杂区和漏区构成一个晶体管结构，即所述半导体层两侧分别具有一个晶体管，且位于所述半导体层两侧的晶体管共用所述半导体层顶部的第二掺杂区作为源区。由于所述第一掺杂区、第二掺杂区和漏区的导电类型相同，因此所述晶体管为无结晶体管，所述无结晶体管能够抑制短沟道效应。而且，所述半导体层两侧分别具有一个晶体管结构，因此所述晶体管的尺寸缩小且器件密度提高，有利于使所述晶体管构成的半导体器件或芯片的集成度进一步提高。
[0080]虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
【权利要求】
1.一种晶体管的形成方法，其特征在于，包括: 提供半导体衬底，所述半导体衬底的表面具有第一掺杂区，所述第一掺杂区内具有第一掺杂离子，所述第一掺杂区内的第一掺杂离子具有第一浓度； 在所述第一掺杂区的部分表面形成具有第一掺杂离子的半导体层，所述半导体层内的第一掺杂离子具有第一浓度； 在形成具有第一掺杂离子的半导体层之后，在所述半导体层内再次掺杂第一掺杂离子，在所述半导体层的侧壁表面和顶部表面形成第二掺杂区，所述第二掺杂区内的第一掺杂离子具有第二浓度，所述第二浓度大于第一浓度； 在形成第二掺杂区之后，在半导体层两侧的侧壁表面形成栅极结构； 在半导体层和栅极结构两侧的部分第一掺杂区和部分半导体衬底内形成漏区，所述漏区内具有第一掺杂离子，所述漏区内的第一掺杂离子具有第二浓度。
2.如权利要求1所述晶体管的形成方法，其特征在于，所述半导体层的形成工艺为:在半导体衬底和第一掺杂区表面形成第一介质层；在所述第一介质层表面形成第二介质层；刻蚀部分第二介质层和第一介质层直至暴露出第一掺杂区表面为止，在第二介质层和第一介质层内形成开口 ；在所述开口内形成填充满所述开口的半导体层；采用离子注入工艺在所述半导体层内掺杂第一掺杂离子；在掺杂第一掺杂离子之后，去除第二介质层。
3.如权利要求2所述晶体管的形成方法，其特征在于，所述第二掺杂区的形成工艺为:在所述第一介质层表面、半导体层的侧壁表面和顶部表面沉积牺牲层，并在沉积牺牲层的过程中，采用原位掺杂工艺在所述牺牲层内掺杂第一掺杂离子；在形成牺牲层之后，采用热退火工艺使牺牲层内的第一掺杂离子向半导体层内扩散；在热退火工艺之后，去除所述牺牲层。
4.如权利要求3所述晶体管的形成方法，其特征在于，所述牺牲层的材料为碳化硅，所述牺牲层的形成工艺为化学气相沉积工艺，所述牺牲层内的第一掺杂离子的浓度大于1E18原子/立方厘米。
5.如权利要求3所述晶体管的形成方法，其特征在于，所述热退火工艺的时间为5秒至5小时，气体为氮气或惰性气体，温度为400摄氏度至1200摄氏度。
6.如权利要求2所述晶体管的形成方法，其特征在于，所述第一介质层为氧化硅层，所述第二介质层包括氮化硅层。
7.如权利要求6所述晶体管的形成方法，其特征在于，所述第二介质层还包括位于所述氮化硅层表面的氧化硅层，所述氧化硅层用于刻蚀形成所述开口时的掩膜层。
8.如权利要求2所述晶体管的形成方法，其特征在于，所述半导体层的材料为单晶硅；所述半导体层的形成工艺包括:在开口内形成填充满所述开口的半导体薄膜；对所述半导体薄膜进行化学机械抛光工艺以形成半导体层，使所述半导体层的表面与第二介质层表面齐平。
9.如权利要求1所述晶体管的形成方法，其特征在于，所述第一掺杂离子的第一浓度为1E16原子/立方厘米?1E18原子/立方厘米，所述第一掺杂离子的第二浓度大于1E18原子/立方厘米；所述第一掺杂离子为P型离子或N型离子。
10.如权利要求1所述晶体管的形成方法，其特征在于，所述栅极结构包括:位于半导体层侧壁表面的栅介质层，位于栅介质层表面的栅电极层。
11.如权利要求10所述晶体管的形成方法，其特征在于，所述栅极结构的形成方法包括:在半导体层的侧壁和顶部表面沉积栅介质薄膜；在所述栅介质薄膜表面沉积栅电极薄膜；采用回刻蚀工艺刻蚀所述栅电极薄膜和栅介质薄膜直至暴露出半导体层顶部的第二掺杂区表面为止，形成栅介质层和栅电极层。
12.如权利要求10所述晶体管的形成方法，其特征在于，所述栅介质层的材料为氧化硅，所述栅电极层的材料为多晶硅，所述栅电极层内具有第二掺杂离子，所述第二掺杂离子的导电类型与第一掺杂离子相反。
13.一种晶体管，其特征在于，包括: 半导体衬底，所述半导体衬底的表面具有第一掺杂区，所述第一掺杂区内具有第一掺杂离子，所述第一掺杂区内的第一掺杂离子具有第一浓度； 位于所述第一掺杂区部分表面且具有第一掺杂离子的半导体层，所述半导体层内的第一掺杂离子具有第一浓度； 位于所述半导体层内的第二掺杂区，所述第二掺杂区位于所述半导体层侧壁和顶部的表面，所述第二掺杂区内具有第一掺杂离子，所述第二掺杂区内的第一掺杂离子具有第二浓度，所述第二浓度大于第一浓度； 位于半导体层两侧侧壁内的第二掺杂区表面的栅极结构； 位于半导体层和栅极结构两侧的部分第一掺杂区和部分半导体衬底内的漏区，所述漏区内具有第一掺杂离子，所述漏区内的第一掺杂离子具有第二浓度。
14.如权利要求13所述晶体管，其特征在于，所述第一掺杂离子的第一浓度为1E16原子/立方厘米?1E18原子/立方厘米，所述第一掺杂离子的第二浓度大于1E18原子/立方厘米；所述第一掺杂离子为P型离子或N型离子。
15.如权利要求13所述晶体管，其特征在于，所述半导体层的材料为单晶硅。
16.如权利要求13所述晶体管，其特征在于，所述栅极结构包括:位于半导体层侧壁表面的栅介质层，位于栅介质层表面的栅电极层。
17.如权利要求16所述晶体管，其特征在于，所述栅介质层的材料为氧化硅，所述栅电极层的材料为多晶硅，所述栅电极层内具有第二掺杂离子，所述第二掺杂离子的导电类型与第一掺杂尚子相反。
【文档编号】H01L29/78GK104425591SQ201310365802
【公开日】2015年3月18日 申请日期:2013年8月20日 优先权日:2013年8月20日
【发明者】刘金华 申请人:中芯国际集成电路制造(上海)有限公司