Pmos晶体管的形成方法及cmos晶体管的形成方法
【专利摘要】一种PMOS晶体管的形成方法及CMOS晶体管的形成方法，其中PMOS晶体管的形成方法，包括：提供半导体衬底，所述半导体衬底表面形成有栅极结构；在所述栅极结构两侧的半导体衬底内形成凹槽；在所述凹槽内填充满应力层；对所述应力层进行碳掺杂；对所述半导体衬底进行退火处理。本发明提高应力层的致密度及稳定性，降低应力层受到晶体管形成工艺中湿化学物质侵蚀的速率，提高应力层的质量，从而提高晶体管的载流子迁移率，提高晶体管的驱动性能。
【专利说明】 PMOS晶体管的形成方法及CMOS晶体管的形成方法
【技术领域】
[0001]本发明涉及半导体制作领域，特别涉及PMOS晶体管的形成方法及CMOS晶体管的形成方法。
【背景技术】
[0002]随着半导体技术的不断发展，载流子迁移率增强技术获得了广泛的研究和应用，提高沟道区的载流子迁移率能够增大MOS器件的驱动电流，提高器件的性能。
[0003]现有半导体器件制作工艺中，由于应力可以改变硅材料的能隙和载流子迁移率，因此通过应力来提高MOS晶体管的性能成为越来越常用的手段。具体地，通过适当控制应力，可以提闻载流子(NM0S晶体管中的电子，PMOS晶体管中的空穴)迁移率，进而提闻驱动电流，以此极大地提高MOS晶体管的性能。
[0004]目前，采用嵌入式锗硅(Embedded SiGe)技术，即在需要形成源区和漏区的区域先形成锗硅材料，然后再进行掺杂形成PMOS晶体管的源区和漏区；形成所述锗硅材料是为了引入娃和错娃(SiGe)之间晶格失配形成的压应力，以提闻PMOS晶体管的性能。
[0005]嵌入式锗硅技术的引用在一定程度上可以提高晶体管的载流子迁移率，但是在实际应用中发现，在形成晶体管工艺中，晶体管中的嵌入式锗硅质量有待提高。
【发明内容】
[0006]本发明解决的问题是提供一种优化的PMOS晶体管的形成方法及CMOS晶体管的形成方法，提闻错娃应力层的致密度及稳定性，减少工艺对错娃应力层的损伤，提闻晶体管中锗硅应力层的质量，从而提高晶体管的驱动能力，优化晶体管的电学性能。
[0007]为解决上述问题，本发明提供一种PMOS晶体管的形成方法，包括:提供半导体衬底，所述半导体衬底表面形成有栅极结构；在所述栅极结构两侧的半导体衬底内形成凹槽；在所述凹槽内填充满应力层；对所述应力层进行碳掺杂；对所述半导体衬底进行退火处理。
[0008]可选的，所述碳掺杂采用的工艺为离子注入或等离子体掺杂。
[0009]可选的，所述离子注入工艺具体参数为:注入能量为10ev至5kev，注入碳离子剂量为 5E13atom/cm2 至 lE15atom/cm2。
[0010]可选的，所述退火处理的工艺为浸入式退火、尖峰退火或毫秒退火。
[0011 ] 可选的，所述退火处理的具体工艺参数为:退火温度为900度至1300度，退火处理时间为200微秒至10秒。
[0012]可选的，所述应力层的材料为SiGe或原位掺杂B的SiGe。
[0013]可选的，所述应力层的材料中Ge的原子百分比为O至55%。
[0014]可选的，在所述应力层形成之后碳掺杂之前，还包括步骤:在所述应力层表面外延形成盖层，在对应力层进行碳掺杂时，同时对盖层进行碳掺杂。
[0015]可选的，所述盖层的材料为S1、SiGe或掺B的Si。
[0016]本发明还提供一种CMOS晶体管的形成方法，包括:提供半导体衬底，所述半导体衬底包括PMOS区域和NMOS区域，所述PMOS区域半导体衬底表面形成有第一栅极结构，所述NMOS区域半导体衬底表面形成有第二栅极结构；在所述第一栅极结构两侧的半导体衬底内形成第一凹槽；在所述第一凹槽内填充满第一应力层；对所述第一应力层进行碳掺杂；对所述半导体衬底进行退火处理。
[0017]可选的，所述碳掺杂的工艺为离子注入工艺或等离子体掺杂工艺。
[0018]可选的，所述离子注入工艺的具体工艺参数为:注入能量为10ev至5kev，注入碳离子剂量为 5E13atom/cm2 至 lE15atom/cm2。
[0019]可选的，所述退火处理采用的工艺为浸入式退火、尖峰退火或毫秒退火。
[0020]可选的，所述退火处理的具体工艺参数为:退火温度为900度至1300度，退火时间为200微秒至10秒。
[0021]可选的，所述第一应力层的材料为SiGe或原位掺杂B的SiGe0
[0022]可选的，所述第一应力层的材料中Ge的原子百分比为O至55%。
[0023]可选的，在所述第一应力层形成之后碳掺杂之前，还包括步骤:在所述第一应力层表面外延形成第一盖层，在对第一应力层进行碳掺杂时，同时对第一盖层进行碳掺杂。
[0024]可选的，所述第一盖层的材料为S1、SiGe或掺B的Si。
[0025]可选的，在所述第二栅极结构两侧的半导体衬底内形成有第二应力层。
[0026]可选的，所述第二应力层的材料为SiC。
[0027]与现有技术相比，本发明的技术方案具有以下优点:
[0028]本发明提供的PMOS晶体管的形成方法，在栅极结构两侧的半导体衬底内形成应力层后，对所述应力层进行碳掺杂，能够减少应力层中的位错缺陷，提高应力层的致密度；且碳原子本身具有较强的稳定性，在应力层中掺杂进行碳掺杂后，能够提高应力层的稳定性。应力层的致密度以及稳定性得到提高，降低后续工艺中湿化学物质对应力层的刻蚀速率，提高PMOS晶体管的应力层质量，从而提高了 PMOS晶体管的载流子迁移率，优化了 PMOS晶体管的电学性能。
[0029]进一步，在所述应力层形成之后碳掺杂之前，还包括步骤:在所述应力层表面外延形成盖层，因此，对所述盖层也进行了碳掺杂工艺。所述盖层用于后续形成金属硅化物，金属硅化物中的金属离子易扩散至PMOS晶体管沟道区；而盖层中存在碳原子，则后续形成的金属硅化物中也存在碳原子，所述碳原子具有阻挡金属离子扩散的作用，从而提高PMOS晶体管的可靠性，优化其电学性能。
[0030]本发明提供的CMOS晶体管的形成方法，在PMOS区域栅极结构两侧的半导体衬底内形成第一应力层后，对所述第一应力层进行碳掺杂，能够减少第一应力层中的位错缺陷，提高第一应力层的致密度；且由于碳原子本身具有较强的稳定性，在第一应力层中进行碳掺杂后，第一应力层的稳定性得到提高，后续工艺中湿化学物质对第一应力层的刻蚀速率降低，提高了 CMOS晶体管的应力层质量，进而提高CMOS晶体管的电学性能。
[0031]进一步，本发明实施例中，第一应力层形成之后碳掺杂之前，还包括步骤:在所述第一应力层表面外延形成第一盖层。对第一应力层进行碳掺杂的同时也对第一盖层实施了碳掺杂，所述第一盖层用于后续形成金属硅化物，以降低CMOS晶体管的接触电阻；本发明实施例中，后续形成的金属硅化物晶格中存在碳原子；所述碳原子起到阻挡金属硅化物中易扩散金属离子扩散的作用，因此形成的CMOS晶体管的可靠性高。
【专利附图】
【附图说明】
[0032]图1为本发明一实施例形成的CMOS晶体管的剖面结构示意图；
[0033]图2为本发明一实施例SiGe被侵蚀的厚度占SiGe应力层厚度的百分比值与不同工艺的对应关系；
[0034]图3至图8为本发明第一实施例PMOS晶体管形成过程的剖面结构示意图；
[0035]图9至图15为本发明第二实施例CMOS晶体管形成过程的剖面结构示意图。
【具体实施方式】
[0036]由【背景技术】可知，现有技术形成的晶体管中存在锗硅应力层的质量有待提高。
[0037]为此，针对晶体管的形成工艺进行研究，以CMOS晶体管的形成工艺作示范性说明，CMOS晶体管的形成工艺包括如下步骤，请参考图1:
[0038]提供半导体衬底100，所述半导体衬底100内形成有隔离结构101，所述半导体衬底100包括PMOS区域和NMOS区域，所述PMOS区域的半导体衬底100表面形成有第一栅极结构110，所述NMOS区域的半导体衬底100表面形成有第二栅极结构120，所述第一栅极结构110包括位于半导体衬底100表面的第一栅氧化层111、位于第一栅氧化层111表面的第一栅电极层112、以及位于第一栅电极层112表面的第一栅掩蔽层113，所述第二栅极结构120包括位于半导体衬底100表面的第二栅氧化层121、位于第二栅氧化层121表面的第二栅电极层122、以及位于第二栅电极层122表面的第二栅掩蔽层123 ；
[0039]在所述第一栅极结构110两侧的半导体衬底100内形成第一凹槽，在所述第一凹槽内形成第一应力层106 ；
[0040]在第一栅极结构110、第二栅极结构120、第一应力层106和半导体衬底100表面形成第一光刻胶层，所述第一光刻胶层具有与第一应力层106位置相对应的第一开口 ；
[0041]以所述第一光刻胶层为掩膜，对第一栅极结构110两侧的半导体衬底100进行源漏区离子注入，去除所述第一光刻胶层；
[0042]在第一栅极结构110、第二栅极结构120、第一应力层106和半导体衬底100表面形成第二光刻胶层，所述第二光刻胶层具有对应后续形成第二栅极结构两侧源漏区的第二开口 ；
[0043]以所述第二光刻胶层为掩膜，对第二栅极结构120两侧的半导体衬底100进行源漏区离子注入，去除所述第二光刻胶层。
[0044]为了提闻作用于晶体管沟道区的应力，提闻载流子的迁移率，进而提闻CMOS晶体管的驱动电流，以及极大的提高CMOS晶体管的电学性能，采用SiGe作为第一应力层106的材料，利用SiGe的晶格常数与半导体衬底中的Si的晶格常数不同，以增强作用于沟道区的应力，从而提高CMOS晶体管的驱动电流；从另一方面来讲，和Si材料相比，Ge材料本身具有更高的载流子迁移率。因此，第一应力层106中Ge的原子百分比越高，第一应力层106中产生的晶格失配越大，作用于沟道区的应力越大，载流子迁移率提高的越大，对器件的性能提闻越有利。
[0045]针对CMOS晶体管的形成工艺进行进一步研究发现，后续第一光刻胶层或第二光刻胶层去除工艺完成后，所述第一应力层106的形貌发生了改变，第一应力层106在与半导体衬底100表面交界处的区域出现了损伤108，所述区域中第一应力层106部分被侵蚀。进一步研究发现，所述第一应力层106受到损伤主要是由以下原因造成的:
[0046]去除第一光刻胶层或第二光刻胶层的工艺为湿法清洗或灰化工艺。
[0047]采用湿法清洗工艺去除光刻胶时，通过将表面具有光刻胶的半导体衬底置于具有湿化学物质的容器中，通过向光刻胶表面喷洒湿化学物质的方法去除光刻胶。
[0048]采用灰化工艺去除光刻胶时，灰化工艺为等离子体刻蚀工艺，在微波或射频等激励源的作用下，将氧气、氢气或含氟的气体形成等离子体，并将光刻胶曝露在等离子体气氛中，例如氧气等离子体中，通过等离子体气氛中的活性离子与光刻胶的材料发生反应、等离子体的轰击而将光刻胶去除。
[0049]漏源区离子注入中注入的离子残留在光刻胶层表面形成硬膜层，灰化工艺较易去除光刻胶层表面的硬膜层；然而，灰化工艺无法将光刻胶层去除干净，且灰化工艺完成后，在半导体衬底表面存在灰化工艺的副产物，如S1-Cl2-O或S1-Br2-O,因此，完成灰化工艺后，需要对半导体衬底表面进行湿法清洗，以去除残余的光刻胶层和灰化副产物。
[0050]可见，去除光刻胶层的工艺中均包括湿法清洗工艺。
[0051]第一应力层106的材料SiGe中的Si与Ge的晶格常数不同，即第一应力层106中出现了晶格失配，所述晶格失配在提供应力的同时，也会产生不良影响。
[0052]由于晶格失配造成第一应力层106中产生位错缺陷，第一应力层106中Ge的原子百分比越高，产生的位错缺陷越多。在CMOS晶体管形成工艺中，为了提高第一应力层106作用于沟道区的应力大小，第一应力层106中Ge的原子百分比通常比较大，例如，第一应力层106中Ge的原子百分比高达20%至50%，因此第一应力层106中由于Ge的原子百分比高而出现过多的位错缺陷，导致第一应力层106的致密度降低，易受到湿化学物质的破坏；并且由于Ge原子本身的稳定性低，Ge易被湿化学物质侵蚀,第一应力层106中的Ge原子百分比越高，第一应力层106的稳定性越低，第一应力层106越易被湿化学物质侵蚀。
[0053]而在CMOS晶体管的形成工艺中，去除第一光刻胶层和去除第二光刻胶层中均包括湿法清洗工艺，湿法清洗工艺中存在NH4OH和H2O2等湿化学物质，所述湿化学物质与第一应力层106中的SiGe接触后，湿化学物质会渗进致密度低且稳定性差的第一应力层106中，导致第一应力层106中的部分SiGe被湿化学物质侵蚀，形成如图1所述的损伤108。
[0054]图2为本发明一实施例SiGe被侵蚀的厚度占SiGe应力层厚度的百分比值与不同工艺的对应关系。
[0055]对第一应力层106中SiGe损伤进行进一步研究，发现第一应力层106中SiGe被侵蚀的厚度占SiGe应力层厚度的百分比值与不同工艺间的对应关系如图2所示，其中:
[0056]工艺I 为 NVDH10ARCA (Dilute HF+SC1 (NH40H+H202+H20) +SC2 (HC1+H202+H20)):侵蚀SiGe的厚度百分比为12%至13% ；
[0057]工艺2为SPM (H2S04+H202):侵蚀SiGe的厚度百分比为1%至2% ；
[0058]工艺3为SC2 (HC1+H202+H20):一般是用来清洗金属离子杂质，不作为去除光刻胶的湿化学物质；
[0059]工艺4 为 NPRRMSC1 (SPM(H2S04+H202) +SCl (ΝΗ40Η+Η202+Η20)):侵蚀 SiGe 的厚度百分比为6%至7%;
[0060]工艺5 为 Ash+NPRRMSCl:(灰化 +SPM(H2S04+H202) +SC1(NH40H+H202+H20)):侵蚀 SiGe的厚度百分比为6%至7%。
[0061]采用NVDH10ARCA、SPM、NPRRMSC1 或 Ash+NPRRMSCl 工艺中的任一种工艺，都会对第一应力层106中SiGe造成不同程度的损伤，影响第一应力层106作用于沟道区的应力大小，降低晶体管的电学性能。
[0062]为此，本发明提供一种优化的PMOS晶体管的形成方法，对应力层实施碳掺杂以及退火工艺处理，从而提高PMOS晶体管应力层的致密度以及稳定性，避免应力层受到后续工艺的影响，提高PMOS晶体管的电学性能。
[0063]本发明还提供一种优化的CMOS晶体管的形成方法，对PMOS区域半导体衬底内第一应力层实施碳掺杂及退火工艺处理，从而提高CMOS晶体管中第一应力层的致密度及稳定性，减小第一应力层中的位错缺陷，进而避免第一应力层中SiGe受到后续工艺中湿化学物质的破坏，提高第一应力层的质量，提高CMOS晶体管的驱动电流，优化CMOS晶体管的电学性能。
[0064]为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
[0065]第一实施例
[0066]图3至图8为本发明第一实施例PMOS晶体管形成过程的剖面示意图。
[0067]请参考图3，提供半导体衬底200，所述半导体衬底表面形成有栅极结构210。
[0068]所述半导体衬底200为单晶硅、多晶硅、非晶硅或绝缘体上的硅中的一种；所述半导体衬底200也可以为硅衬底、锗衬底、砷化镓衬底或锗化硅衬底；所述半导体衬底200表面还可以形成若干外延界面层或应变层以提高PMOS晶体管的电学性能。
[0069]所述半导体衬底200内还可以形成隔离结构，现有的隔离结构通常采用浅沟槽隔离。所述隔离结构的填充材料可以为氧化硅、氮化硅、氮氧化硅中的一种或几种。
[0070]需要说明的是，隔离结构201的形成是可选而非必需的，其主要用于防止不同晶体管之间电学连接。
[0071]在本发明实施例中，所述半导体衬底200为单晶硅材料构成的硅衬底。半导体衬底200内形成浅沟槽隔离结构201，所述浅沟槽隔离结构201内填充氧化硅。
[0072]除本实施例提供的半导体衬底200外，在本发明其他实施例中，所述半导体衬底200内可以形成η阱，且对η阱进行一次小剂量P型离子注入，注入B、Ga或In等p型离子的任意一种或几种。小剂量离子注入主要用于改善PMOS晶体管的阈值电压，优化器件电学性能。
[0073]所述栅极结构210可以为替代栅极结构、金属栅极结构或多晶硅栅极结构。
[0074]在本实施例中，所述栅极结构210包括:位于半导体衬底200表面的栅介质层211,位于栅介质层211表面的栅电极层212,以及位于栅电极层212表面的栅掩膜层213。
[0075]所述栅介质层211的材料为S12或高k介质材料,所述高k介质材料为Η--2、HfS1, HfS1N, HfTaO, HfT1, HfZrO, Zr02、A1203、HfO2-Al2O3 中的一种或几种。
[0076]所述栅电极层212可以为单层结构或多层结构，所述栅电极层212的材料为TiN、TaN> WAl、W、Al或Cu中的一种或几种。
[0077]所述栅掩膜层213的材料为氮化硅，所述栅掩膜层213起到保护栅电极层212的作用。这是由于，氮化硅不与氢氟酸之外的无机酸反应，抗腐蚀能力强，且氮化硅不被铝、铜或镍等很多熔融金属或合金所浸润或腐蚀。
[0078]需要说明的是，所述栅掩膜层213的形成是可选的而非必需的。
[0079]请继续参考图3，在所述栅极结构210两侧形成侧墙202，侧墙202位于半导体衬底200表面且紧挨栅极结构210。
[0080]所述侧墙202的材料为氧化硅、碳化硅、氮化硅或者氮氧化硅。在另一实例中，所述侧墙202为氧化硅-氮化硅的堆叠结构，或者为氧化硅-氮化硅-氧化硅的堆叠结构。
[0081]所述侧墙202的主要作用为保护栅极结构210的侧壁，使其在后续进行蚀刻或离子注入时不受损伤。
[0082]需要说明的是，侧墙202的形成是可选的而非必需的，所述侧墙202也可以为伪侧墙，在后续盖层形成后去除所述侧墙202。
[0083]本实施例中，以所述侧墙202为伪侧墙作示范性说明。
[0084]在形成侧墙202前，在栅极结构210两侧的半导体衬底200内还可以形成低掺杂漏极(LDD)，防止热电子退化效应。
[0085]请参考图4，在所述半导体衬底200表面形成覆盖栅极结构210和侧墙202的掩膜层 203。
[0086]所述掩膜层203的材料为氧化硅、氮化硅或氮氧化硅中的一种或几种。
[0087]所述掩膜层203的形成工艺为化学气相淀积或原子层沉积。
[0088]作为一个实施例，所述掩膜层203的形成工艺为低压原子层沉积法。
[0089]所述掩膜层203可以为多层掩膜层的叠加结构，多层结构可提高掩膜层的刻蚀选择比。
[0090]若掩膜层203厚度过小，在后续刻蚀工艺过程中，容易造成对半导体衬底200的过刻蚀，掩膜层203厚度过大，刻蚀掩膜层203需要的时间过长，不利于晶体管的形成效率。
[0091]在本实施例中，所述掩膜层203的材料为氮化硅，掩膜层203的厚度为50埃至800埃。
[0092]请参考图5，在所述栅极结构210两侧的半导体衬底200内形成凹槽204。
[0093]所述凹槽204的形成步骤为:图形化掩膜层203，在栅极结构210两侧的掩膜层203中形成开口，沿所述开口刻蚀半导体衬底200，形成所述凹槽204。
[0094]所述开口的形成工艺为干法刻蚀或湿法刻蚀。
[0095]所述凹槽204的形状为:方形、U形或sigma ( Σ )形。
[0096]作为一个实施例，所述凹槽204的形状为Σ形。
[0097]Σ形的凹槽侧壁向器件沟道方向内凹，这种形状可以有效缩短器件沟道长度，满足器件尺寸小型化的要求；且Σ形的凹槽具有在栅极间隙体下方较大下切的特点，这种形状凹槽内形成应力材料可以对器件沟道区产生更大的应力。
[0098]所述凹槽204的形成工艺可以为干法刻蚀、湿法刻蚀或干法刻蚀和湿法刻蚀相结合的刻蚀工艺。
[0099]作为一个实施例，以Σ形凹槽204的形成工艺做示范性说明:首先以所述掩膜层203为掩膜，采用RIE (反应离子刻蚀)干法刻蚀工艺，沿开口刻蚀所述半导体衬底200，形成倒梯形的预凹槽，然后采用TMAH (四甲基胺)或NH4OH (氨水)来进行湿法刻蚀工艺，继续刻蚀所述预凹槽，形成Σ形的凹槽204。
[0100]请参考图6，在所述凹槽204 (请参考图5)内填充满应力层205。
[0101]所述应力层205可以提高作用于PMOS晶体管沟道区的应力，从而提高PMOS晶体管的载流子迁移率，优化PMOS晶体管的性能。
[0102]所述应力层205的材料为SiGe或原位掺B的SiGe，所述应力层205的材料中Ge的原子百分比为O至55%
[0103]所述应力层205采用选择性外延工艺形成。
[0104]所述应力层205为单层结构或多层结构。所述应力层205为单层结构时，所述应力层205包括填充满凹槽204的锗硅体层；所述应力层205为多层结构时，所述应力层205包括:位于凹槽204底部和侧壁的锗硅阻挡层、位于锗硅阻挡层表面的锗硅渐变层和位于锗硅渐变层表面且填充满凹槽204的锗硅体层。
[0105]本实施例中，以所述应力层205为多层结构作示范性说明。
[0106]所述锗硅阻挡层的形成有如下好处:
[0107]首先，凹槽204形成工艺会对凹槽204表面造成损伤，不光滑的表面会影响应力层205对沟道区的应力作用，因此，在凹槽204内形成锗硅阻挡层，使凹槽204表面光滑，有利于后续过程中形成高质量的锗硅渐变层和锗硅体层。
[0108]其次，所述锗硅阻挡层为后续离子注入形成源极区和/或漏极区提供缓冲，避免离子注入的高能量离子进入至半导体衬底200内或沟道区域内，离子进入至半导体衬底200内会造成源极区和/或漏极区电阻率发生偏移，导致晶体管可靠性降低。后续形成的锗硅体层的材料为SiGeB时，锗硅阻挡层可以阻挡锗硅体层中的B横向扩散进入半导体衬底200的沟道区内，进而提高PMOS晶体管的可靠性。
[0109]再次，所述锗硅阻挡层可以避免因后续形成的锗硅渐变层与半导体衬底200之间Ge含量相差过大，避免因晶格不匹配引起界面处出现严重错位。
[0110]作为一个实施例，锗硅阻挡层的形成材料为SiGe，采用外延工艺形成，外延工艺参数为:反应腔室内外延温度450度至700度，反应腔室压强I托至500托，反应气体包括硅源气体和锗源气体，硅源气体为SiH4或SiH2Cl2，碳源气体为GeH4，反应气体还包括HCl、CH4、CH3C1、CH2Cl2或H2的一种或几种。
[0111]随着锗硅阻挡层厚度的增加，作用于晶体管沟道区的载流子迁移率会相应增加，但是当锗硅阻挡层厚度增加到某一定程度后，相应的载流子迁移率增加不明显，且锗硅阻挡层厚度过大会导致后续锗硅体层体积减小，锗硅体层提供给沟道区应力的相应变小。
[0112]本实施例中，锗硅阻挡层的厚度为5埃至300埃，锗的原子百分比为O至20%。
[0113]在所述锗硅阻挡层表面形成锗硅渐变层。
[0114]所述锗硅渐变层的作用在于:如果后续锗硅体层直接形成于锗硅阻挡层表面，锗硅体层中锗含量与锗硅阻挡层中锗含量相差较大，锗含量的突然增大会引起锗硅体层出现严重晶格缺陷，锗硅体层产生错位，对晶体管电学性能有不良影响；而锗硅渐变层中锗含量从O逐渐增加到锗硅体层中的锗含量，渐变式的增大取代突变式的增大，从而避免了锗硅体层错位的出现。
[0115]所述锗硅渐变层的厚度过小，可能会因为锗含量的增加速度过快，致使锗硅阻挡层和锗硅渐变层的晶格失配，锗硅渐变层出现错位；所述锗硅渐变层厚度过大，可能会造成源极区和/或漏极区的体积过小，影响晶体管的电学性能。
[0116]本实施例中，所述锗硅渐变层厚度为5埃至300埃，所述锗硅渐变层中碳的原子百分比从O逐渐增加到体层中锗的原子百分比值。
[0117]在所述锗硅渐变层表面形成锗硅体层。所述锗硅体层为形成PMOS晶体管的源极区和漏极区提供平台，且向沟道区提供应力。
[0118]所述锗硅体层的材料为SiGe或SiGeB。
[0119]本实施例中，所述锗硅体层的上表面与半导体衬底200表面平齐。在本发明其他实施例中，为了向沟道区施加适当的应力，所述锗硅体层的上表面可以高于半导体衬底200表面，述锗硅体层的上表面可以低于半导体衬底200表面。
[0120]采用选择性外延工艺形成所述锗硅体层，外延工艺参数为:反应腔室外延温度为450度至700度，反应腔室压强为I托至500托，向反应腔室内通入反应气体，所述反应气体包括硅源气体和锗源气体，硅源气体为SiH4或SiH2Cl2,锗源气体为GeH4,反应气体还包括HC1、CH4、CH3C1、CH2C12*H2中的一种或几种，硅源气体流量为Isccm至lOOOsccm，锗源气体流量为Isccm至lOOOsccm, HCl的气体流量为Isccm至lOOOsccm, H2的气体流量为20sccm至40sccm,形成的锗娃体层中Ge的原子百分比为20%至55%。
[0121]如果所述锗硅体层的材料为原位掺杂B的SiGe，则在选择性外延形成锗硅体层工艺过程中进行原位B掺杂，向反应腔室内通入流量为Isccm至lOOOsccm的硼源气体，所述硼源气体为B2H6' B4H10或B5H9。
[0122]应力层205中Ge的原子百分比越高，应力层205中的位错缺陷越多^Ge原子稳定性差，具有易受湿化学物质侵蚀的性质。因此，应力层205中Ge的原子百分比越高，应力层205抗湿化学物质侵蚀的能力越弱。
[0123]具有高Ge含量(Ge的原子百分比为20%至55%)的应力层205致密度低且稳定性差，易被后续形成工艺的湿化学物质侵蚀。
[0124]请参考图7，在所述应力层205表面外延形成盖层206。
[0125]所述盖层206的作用是为后续在源极和漏极区域上方生长金属硅化物提供高质量的硅晶格结构，所述金属硅化物可以降低PMOS晶体管的接触电阻。
[0126]所述盖层206的材料为S1、掺B的Si或SiGe。所述盖层206的材料为SiGe时，盖层206中Ge的原子百分比低于20%。
[0127]所述盖层206采用选择性外延工艺形成，与应力层205在同一个反应腔室内进行选择性外延工艺。
[0128]作为一个实施例，所述盖层206的材料为Si，反应腔室内通入的气体包括SiH4或S^Cl2，通入的气体还包括HCl、H2、CH4, CH3CUCH2Cl2中的一种或几种。
[0129]作为另一实施例，所述盖层106的材料为掺B的Si，反应腔室内通入的气体包括硅源气体和硼源气体，所述硅源气体为SiH4或SiH2Cl2，所述硼源气体为B2H6、B4H10或B5H9，通入的气体还包括HCl、H2、CH4, CH3Cl、CH2Cl2中的一种或几种。
[0130]作为其他实施例，所述盖层206的材料为SiGe,反应腔室内通入的气体包括硅源气体和锗源气体，所述硅源气体为SiH4或SiH2Cl2，所述锗源气体为GH4，通入的气体还包括HCl、H2、CH4、CH3Cl、CH2Cl2 中的一种或几种。
[0131]在本实施例中，所述盖层206的材料为Si，所述盖层206的厚度为50埃至300埃。
[0132]请参考图8，去除掩膜层203，对所述应力层205进行碳掺杂220。
[0133]本实施例中，在所述应力层205形成之后碳掺杂220之前，还包括步骤:在所述应力层205表面外延形成盖层206，在对应力层205进行碳掺杂220时，同时对盖层206进行碳掺杂220。
[0134]所述碳掺杂220的作用为:首先，碳掺杂220可以减少应力层205中的位错缺陷，从而提高应力层205的致密度，降低后续工艺中的湿化学物质侵蚀应力层205的能力；其次，碳原子具有相对较强的稳定性，在应力层205中掺杂碳后，应力层205的稳定性也得到提高，进一步降低湿化学物质侵蚀应力层205的速率，提高应力层205抗湿化学物质侵蚀的能力。
[0135]在进行碳掺杂220工艺时，若掩膜层203仍然存在，则应力层205与半导体衬底200表面交界处因为掩膜层203的阻挡，无法对所述交界处应力层205中的SiGe进行充分的碳掺杂，而湿法清洗中的湿化学物质对应力层205的侵蚀作用主要发生于应力层205与半导体衬底200交界处。
[0136]因此，碳掺杂220发生在去除掩膜层203之后，所述碳掺杂220可以对应力层205与半导体衬底200表面交界处的SiGe进行充分的碳掺杂，以提高应力层205与半导体衬底200表面交界处的SiGe的致密度以及稳定性，降低湿化学物质对应力层205的侵蚀速率。由于应力层205表面形成有盖层206，则对应力层205碳掺杂220的同时也对盖层206实施了碳掺杂220，后续形成金属硅化物时，金属硅化物晶格中存在碳原子，且由于碳原子半径比硅原子半径小的多，碳原子位于金属硅化物晶格间隙中，提高了金属硅化物的热稳定性，且碳原子阻挡了金属硅化物中金属离子扩散至不期望区域，进而提高PMOS晶体管的可靠性。
[0137]本实施例中，进行碳掺杂220之前,还包括步骤:去除侧墙202 (请参考图7)。去除侧墙202，可以避免因侧墙202的阻挡，应力层205的部分区域碳掺杂不充分。
[0138]所述碳掺杂220采用的工艺为离子注入或等离子体掺杂。
[0139]所述碳掺杂220采用离子注入工艺时，所述注入能量过小，碳离子均被注入到盖层206中，没有被注入到应力层205中，或是被注入到应力层205中的深度不够深；所述注入能量过大，碳离子注入深度可能过深，脱离应力层205。所述注入剂量过小，可能因为碳离子的量过小而不足以降低在后续工艺中的湿化学物质对应力层205的侵蚀速率；所注入的剂量过大，会增加工艺成本，并且会降低工艺效率。
[0140]本发明实施例中，采用离子注入工艺进行碳掺杂220，所述离子注入的具体工艺参数为:注入的离子为碳离子，注入的碳离子能量为10ev至5kev，注入的碳离子剂量为5E13至lE15atom/cm2,较佳的,注入的碳离子能量为2kev,注入的碳离子剂量为2E14atom/cm2。
[0141]碳掺杂220的工艺完成后，对所述半导体衬底200进行退火处理。
[0142]所述退火处理的作用为:一是消除碳掺杂220工艺对PMOS晶体管造成的晶格损伤，二是激活碳掺杂220向应力层205掺杂的碳，使得碳在应力层205中均匀分布，进一步提高应力层205致密度及稳定性。
[0143]所述退火处理的工艺为浸入式退火、尖峰退火或毫秒退火。
[0144]本发明的一实施例中，所述退火处理采用尖峰退火工艺，退火温度为900度至1300度,退火气体为氮气或者氮气和氦气的混合气体。
[0145]本发明的另外一实施例中，所述退火处理采用浸入式退火，退火温度为900度至1300度，退火时长为200微秒至10秒。
[0146]碳掺杂220完成后，对所述栅极结构210两侧的半导体衬底200进行掺杂，形成PMOS晶体管的漏极和源极。
[0147]所述掺杂的工艺可以为离子注入。
[0148]具体的，在半导体衬底200表面形成覆盖栅极结构210的光刻胶层，以所述光刻胶为掩膜，对栅极结构210两侧的半导体衬底200内进行P型离子注入，所述P型离子可以为B离子、Ga离子或In离子。
[0149]本实施例中，以所述离子注入为B离子注入作示范性说明，具体来说，注入离子为B+或BF2+,注入的B离子浓度为1E14至5E15atom/cm2,离子束能量为IkeV至8keV。
[0150]去除光刻胶层的工艺为湿法清洗或灰化工艺。
[0151]采用灰化工艺去除光刻胶层，灰化工艺完成后，半导体衬底200表面存在残留的光刻胶以及灰化工艺的副产物，还需要对半导体衬底200表面进行湿法清洗。
[0152]本实施例中，以采用湿法清洗去除光刻胶层作示范性说明。
[0153]所述湿法清洗采用的湿化学物质为氨水及双氧水的水溶液。将表面具有光刻胶层的半导体衬底200置于反应腔室内，通过向光刻胶层表面喷洒氨水及双氧水的水溶液的方法去除光刻月父。
[0154]由于碳掺杂220后，应力层205中的位错缺陷少，致密度高，且碳原子提高了应力层205的稳定性，因此湿化学物质难以渗进应力层205中，湿化学物质侵蚀应力层205中的SiGe的能力减弱，去除光刻胶的工艺中的湿化学物质对应力层205的损伤很小。
[0155]本发明提供的技术方案具有以下优点:
[0156]本实施例提供的PMOS晶体管的形成方法，在栅极结构两侧的半导体衬底内形成应力层后，还包括步骤:对所述应力层进行碳掺杂，对所述半导体衬底进行退火处理。所述碳掺杂以及退火处理能够减少应力层中的位错缺陷，提高应力层的致密度，提高应力层的稳定性，从而避免后续形成工艺中的湿化学物质对应力层的侵蚀，提高应力层的质量，进而提高应力层作用于PMOS晶体管的沟道区的应力作用，提高PMOS晶体管的载流子迁移率。
[0157]且在对所述应力层进行碳掺杂之前，还包括步骤:在所述应力层表面形成有盖层，在对应力层进行碳掺杂的同时，对所述盖层也进行了碳掺杂。所述盖层用于后续形成金属硅化物，后续形成的金属硅化物中存在碳原子，所述碳原子能够阻挡金属硅化物中易扩散的金属离子扩散至不期望区域，如扩散至沟道区内，从而提高PMOS晶体管的可靠性。
[0158]第二实施例
[0159]图9至图15为本发明第二实施例CMOS晶体管形成过程的剖面示意图。
[0160]请参考图9，提供半导体衬底300，所述半导体衬底包括PMOS区域I和NMOS区域II，在所述PMOS区域I的半导体衬底300表面形成第一栅极结构310，在所述匪OS区域II的半导体衬底300表面形成第二栅极结构320。
[0161]所述PMOS区域I和所述NMOS区域II的位置可以互换。
[0162]在本实施例中，所述半导体衬底300为单晶硅材料构成的硅衬底。半导体衬底300内形成浅沟槽隔离结构301，所述浅沟槽隔离结构301内填充氧化硅。
[0163]除本实施例提供的半导体衬底300外，在本发明其他实施例中，所述PMOS区域I内可以形成η阱，且对η阱进行一次小剂量P型离子注入，注入B、Ga或In等p型离子的任意一种或几种；所述NMOS区域II内可以形成P讲，且对P阱进行一次小剂量η型离子注入，注入As、P或Sb等η型离子的任意一种或几种。小剂量离子注入主要用于改善PMOS区域I或NMOS区域II的阈值电压，优化器件电学性能。
[0164]作为一个实施例，所述第一栅极结构310包括:位于半导体衬底300表面的第一栅介质层311,位于第一栅介质层311表面的第一栅电极层312,以及位于第一栅电极层312表面的第一栅掩蔽层313 ;所述第二栅极结构320包括:位于半导体衬底300表面的第二栅介质层321，位于第二栅介质层321表面的第二栅电极层322，以及位于第二栅电极层322表面的第二栅掩蔽层323。
[0165]需要说明的是，所述第一栅掩蔽层313和所述第二栅掩蔽层323的形成是可选的而非必需的。
[0166]本实施中，在第一栅极结构310或第二栅极结构320两侧形成侧墙302，侧墙302位于半导体衬底300表面且紧挨第一栅极结构310或第二栅极结构320。
[0167]所述侧墙302的材料为氧化硅、碳化硅、氮化硅或者氮氧化硅中的一种或几种。
[0168]所述侧墙302的主要作用为:保护第一栅极结构310和第二栅极结构320的侧壁，使其在后续进行蚀刻或离子注入时不受损伤。
[0169]需要说明的是，所述侧墙302的形成是可选的而非必需的。所述侧墙302也可以为伪侧墙，在后续第一盖层形成之后，去除侧墙302。
[0170]在形成侧墙302之前，在第一栅极结构310或第二栅极结构320两侧的半导体衬底300内还会形成低掺杂漏极(LDD)，防止热电子退化效应。
[0171]请参考图10，在所述半导体300表面形成覆盖所述第一栅极结构310和第二栅极结构320的第一掩膜层303，所述第一掩膜层303具有第一开口 304。
[0172]所述第一开口 304位于第一栅极结构310两侧，用于后续形成第一凹槽。
[0173]在本实施例中，采用干法刻蚀工艺，以图形化光刻胶为掩膜板，刻蚀第一掩膜层303形成第一开口 304。所述第一开口 304的高度与第一掩膜层303的厚度相同。
[0174]所述第一掩膜层303的材料为氧化娃、氮化娃或氮氧化娃。所述第一掩膜层303的形成工艺为化学气相淀积或原子层沉积。作为一个实施例，所述第一掩膜层303的形成工艺为低压原子层沉积法。
[0175]所述第一掩膜层303可以为多层掩膜层的叠加结构，多层结构可提高掩膜层的刻蚀选择比。
[0176]在本实施例中，第一掩膜层303的材料为氮化硅，第一掩膜层303的厚度为50埃至800埃。
[0177]请参考图11，沿所述第一开口 304 (请参考图10)刻蚀，在所述第一栅极结构310两侧的半导体衬底300内形成第一凹槽305。
[0178]所述第一凹槽305的形状为方形、U形或sigma ( Σ )形。
[0179]本实施例中，所述第一凹槽305的形状为Σ形。
[0180]请参考图12，在所述第一凹槽305 (参考图11)内填充满第一应力层306。
[0181]所述第一应力层306的上表面可以与半导体衬底300的表面平齐，所述第一应力层306的上表面也可以低于或高于半导体衬底300的表面。
[0182]本实施例中，以所述第一应力层306的上表面高于半导体衬底300的表面做不范性说明。
[0183]所述第一应力层306的材料为SiGe或原位掺杂B的SiGe，所述第一应力层306的材料中Ge的原子百分比为O至55%。
[0184]所述第一应力层306的结构及形成工艺请参考PMOS晶体管应力层的结构及形成工艺，在此不再赘述。
[0185]本实施例中，所述第一应力层306为多层结构，包括位于第一凹槽305底部和侧壁的锗硅阻挡层，位于锗硅阻挡层表面的锗硅渐变层，位于锗硅渐变层表面的锗硅体层。
[0186]锗硅阻挡层的厚度为5埃至300埃，锗硅阻挡层中Ge的原子百分比为O至20%。锗硅渐变层的厚度为5埃至300埃，所述锗硅渐变层中Ge的原子百分比从O逐渐增加到锗硅体层中Ge的原子百分比值。锗硅体层中Ge的原子百分比为20%至55%，锗硅体层中B的浓度为 O 至 2E15atom/cm3。
[0187]需要说明的是，锗硅阻挡层和锗硅渐变层的形成是可选的而非必需的。
[0188]请参考图13,在所述第一应力层306表面外延形成第一盖层307。
[0189]第一盖层307用于为后续在CMOS晶体管源漏区形成金属硅化物提供硅原子。
[0190]所述第一盖层307的形成方法参见PMOS晶体管中盖层形成方法，在此不再赘述。
[0191]本实施例中，所述第一盖层307的材料为Si，所述第一盖层307的厚度为50埃至300 埃。
[0192]请参考图14，去除第一掩膜层303 (请参考图13)，对第一应力层306进行碳掺杂330。
[0193]本实施例中，在所述第一应力层306形成之后碳掺杂330之前，还包括步骤:在所述第一应力层306表面外延形成第一盖层307,在对第一应力层306进行碳掺杂330时，同时对第一盖层307进行碳掺杂330。
[0194]所述碳掺杂330的作用为:减少第一应力层306中的位错缺陷，从而提高第一应力层306的致密度，且由于碳原子具有较强的稳定性，因此进行碳掺杂330后，第一应力层306的稳定性得到提高，抑制后续工艺中的湿化学物质侵蚀第一应力层306的能力。
[0195]所述碳掺杂330是在去除第一掩膜层303之后进行的，这是因为，在进行碳掺杂330工艺时，若第一掩膜层303仍然存在，则第一应力层306与半导体衬底300表面交界处因第一掩膜层303的阻挡，无法对所述交界处第一应力层306中的SiGe进行碳掺杂，而湿法清洗中的湿化学物质对第一应力层306的侵蚀作用主要发生于第一应力层306与半导体衬底300交界处。因此，碳掺杂330发生在去除第一掩膜层303之后，所述碳掺杂330可以对第一应力层306与半导体衬底300表面交界处的SiGe进行充分的碳掺杂，以抑制湿化学物质对第一应力层306与半导体衬底300交界处SiGe的侵蚀能力。
[0196]由于第一应力层306表面形成有第一盖层307,则对第一应力层306碳掺杂330的同时也对第一盖层307实施了碳掺杂330,后续形成金属娃化物时,金属娃化物晶格中存在碳原子，且由于碳原子半径比硅原子半径小的多，碳原子位于金属硅化物晶格间隙中，提高了金属硅化物的热稳定性，且碳原子阻挡了金属硅化物中金属离子扩散至不期望区域，进而提闻CMOS晶体管的可罪性。
[0197]需要说明的是，若NMOS区域II半导体衬底300内形成有半导体结构，且碳掺杂330工艺会对所述半导体结构造成不良影响，则在碳掺杂330工艺之前，需要在NMOS区域II半导体衬底300表面形成覆盖第二栅极结构320的保护层，所述保护层用于阻挡碳掺杂330工艺对NMOS区域II造成不良影响。
[0198]本实施例中，在碳掺杂330前，在NMOS区域II半导体衬底300表面形成覆盖第二栅极结构320的保护层308。
[0199]本实施例中，进行碳掺杂330之前，还包括步骤:去除第一栅极结构310两侧的侧墙302(请参考图13)。去除侧墙302，可以避免因侧墙302的阻挡，第一应力层306的部分区域碳掺杂不充分。
[0200]所述碳掺杂330采用的工艺为离子注入或等离子体掺杂。
[0201]所述碳掺杂330采用离子注入工艺时，所述注入能量过小，碳离子均被注入到第一盖层307中，没有被注入到第一应力层306中，或是被注入到第一应力层306中的深度可能不够深；所述注入能量过大，碳离子注入深度可能过深，脱离第一应力层306。所述注入剂量过小，可能因为碳离子的量过小而不足以降低在后续工艺中的湿化学物质对第一应力层306的侵蚀速率；所注入的剂量过大，会增加工艺成本，并且会降低工艺效率。
[0202]本实施例中，所述碳掺杂330采用离子注入工艺，离子注入的具体工艺参数为:注入的离子为碳离子，注入的碳离子能量为10ev至5kev，注入的碳离子浓度为5E13至lE15atom/cm2,较佳的,注入的碳离子能量为2kev,注入的碳离子浓度为2E14atom/cm2。
[0203]碳掺杂330工艺完成后，去除保护层308。
[0204]所述退火处理的工艺为浸入式退火、尖峰退火或毫秒退火。
[0205]本发明的一实施例中，所述退火处理采用尖峰退火工艺，退火温度为900度至1300度,退火气体为氮气或者氮气和氦气的混合气体。
[0206]本发明的另外一实施例中，所述退火处理采用浸入式退火或毫秒退火工艺，退火温度为900度至1300度，退火时长为200微秒至10秒。
[0207]所述退火处理的作用为:一是消除碳掺杂330工艺对CMOS晶体管造成的晶格损伤，二是激活碳掺杂330向第一应力层306掺杂的碳离子，使得碳在第一应力层306中均匀分布，进一步提高第一应力层306致密度及稳定性。
[0208]请参考图15，在第二栅极结构320两侧半导体衬底300内形成第二应力层309。
[0209]所述第二应力层309可以为NMOS区域II的沟道区提供拉伸应力，使得NMOS区域沟道区的载流子迁移率增大，从而提高CMOS晶体管的驱动性能。
[0210]所述第二应力层309的材料为SiC，SiC中C的原子百分比为0%至10%。
[0211]采用选择性外延工艺形成所述第二应力层309。
[0212]需要说明的是，第二应力层309的形成顺序也可以为:在形成第一应力层306之前，在第二栅极结构320两侧的半导体衬底300内形成第二应力层309。所述第二应力层309的形成是可选的而非必需的。
[0213]后续工艺包括:在半导体衬底300表面形成第一光刻胶层，对PMOS区域I进行掺杂，形成PMOS的源极和漏极，去除第一光刻胶层；在半导体衬底300表面形成第二光刻胶层，对NMOS区域II进行掺杂，形成NMOS的源极和漏极，去除第二光刻胶层。
[0214]作为一个实施例，去除第一光刻胶层或第二光刻胶层的工艺为湿法清洗。所述湿法清洗采用的湿化学物质为氨水和双氧水的混合物。
[0215]湿法清洗完成后，第一应力层306受到的损伤小，第一应力层306的形貌未发生改变。这是由于，对第一应力层306进行了碳掺杂330以及退火处理，减少了第一应力层306中的位错缺陷，提高了第一应力层306的致密度，且碳原子提高了第一应力层306的稳定性，避免湿化学物质渗入进第一应力层306中，降低了湿化学物质对第一应力层306的侵蚀速率。
[0216]本发明提供的技术方案具有以下优点:
[0217]本发明提供的CMOS晶体管的形成方法，对PMOS区域半导体衬底内的第一应力层进行碳掺杂，然后进行退火处理。所述碳掺杂以及退火处理可以降低第一应力层中的位错缺陷，提高应力层的致密度，且碳原子提高了第一应力层的稳定性，避免第一应力层受到后续工艺中湿化学物质的侵蚀，进而提高第一应力层的质量，增大了作用于PMOS区域沟道区的载流子迁移率，从而优化了 CMOS晶体管的电学性能。
[0218]且本发明实施例中，对第一应力层表面的第一盖层也进行了碳掺杂，则后续在第一盖层表面形成的金属硅化物中也存在碳原子，所述碳原子位于后续形成的金属硅化物的晶格间隙中，起到阻挡金属硅化物中金属离子扩散至不期望区域的作用，进而提高CMOS晶体管的可靠性。
[0219]虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
【权利要求】
1.一种PMOS晶体管的形成方法，其特征在于，包括: 提供半导体衬底，所述半导体衬底表面形成有栅极结构； 在所述栅极结构两侧的半导体衬底内形成凹槽； 在所述凹槽内填充满应力层； 对所述应力层进行碳掺杂； 对所述半导体衬底进行退火处理。
2.根据权利要求1所述的PMOS晶体管的形成方法，其特征在于，所述碳掺杂采用的工艺为离子注入或等离子体掺杂。
3.根据权利要求2所述的PMOS晶体管的形成方法，其特征在于，所述离子注入工艺具体参数为:注入能量为10ev至5kev,注入碳离子剂量为5E13atom/cm2至lE15atom/cm2。
4.根据权利要求1所述的PMOS晶体管的形成方法，其特征在于，所述退火处理的工艺为浸入式退火、尖峰退火或毫秒退火。
5.根据权利要求4所述的PMOS晶体管的形成方法，其特征在于，所述退火处理的具体工艺参数为:退火温度为900度至1300度，退火处理时间为200微秒至10秒。
6.根据权利要求1所述的PMOS晶体管的形成方法，其特征在于，所述应力层的材料为SiGe或原位掺杂B的SiGe。
7.根据权利要求6所述的PMOS晶体管的形成方法，其特征在于，所述应力层的材料中Ge的原子百分比为O至55%。
8.根据权利要求1所述的PMOS晶体管的形成方法，其特征在于，在所述应力层形成之后碳掺杂之前，还包括步骤:在所述应力层表面外延形成盖层，在对应力层进行碳掺杂时，同时对盖层进行碳掺杂。
9.根据权利要求8所述的PMOS晶体管的形成方法，其特征在于，所述盖层的材料为S1、SiGe 或掺 B 的 Si。
10.一种CMOS晶体管的形成方法，其特征在于，包括: 提供半导体衬底，所述半导体衬底包括PMOS区域和NMOS区域，所述PMOS区域半导体衬底表面形成有第一栅极结构，所述NMOS区域半导体衬底表面形成有第二栅极结构；在所述第一栅极结构两侧的半导体衬底内形成第一凹槽； 在所述第一凹槽内填充满第一应力层； 对所述第一应力层进行碳掺杂； 对所述半导体衬底进行退火处理。
11.根据权利要求10所述的CMOS晶体管的形成方法，其特征在于，所述碳掺杂的工艺为离子注入工艺或等离子体掺杂工艺。
12.根据权利要求11所述的CMOS晶体管的形成方法，其特征在于，所述离子注入工艺的具体工艺参数为:注入能量为10ev至5kev，注入碳离子剂量为5E13atom/cm2至lE15atom/cm2。
13.根据权利要求10所述的CMOS晶体管的形成方法，特征在于，所述退火处理采用的工艺为浸入式退火、尖峰退火或毫秒退火。
14.根据权利要求13所述的CMOS晶体管的形成方法，其特征在于，所述退火处理的具体工艺参数为:退火温度为900度至1300度，退火时间为200微秒至10秒。
15.根据权利要求10所述的CMOS晶体管的形成方法，其特征在于，所述第一应力层的材料为SiGe或原位掺杂B的SiGe。
16.根据权利要求15所述的CMOS晶体管的形成方法，其特征在于，所述第一应力层的材料中Ge的原子百分比为O至55%。
17.根据权利要求10所述的CMOS晶体管的形成方法，其特征在于，在所述第一应力层形成之后碳掺杂之前，还包括步骤:在所述第一应力层表面外延形成第一盖层，在对第一应力层进行碳掺杂时，同时对第一盖层进行碳掺杂。
18.根据权利要求17所述的CMOS晶体管的形成方法，其特征在于，所述第一盖层的材料为S1、SiGe或掺B的Si。
19.根据权利要求10所述的CMOS晶体管的形成方法，其特征在于，在所述第二栅极结构两侧的半导体衬底内形成有第二应力层。
20.根据权利要求19所述的CMOS晶体管的形成方法，其特征在于，所述第二应力层的材料为Sic。
【文档编号】H01L21/336GK104425265SQ201310365840
【公开日】2015年3月18日 申请日期:2013年8月20日 优先权日:2013年8月20日
【发明者】何永根 申请人:中芯国际集成电路制造(上海)有限公司