一种sram单元、半导体器件和电子装置的制造方法
【专利摘要】本发明提供一种SRAM单元、半导体器件和电子装置，涉及半导体技术领域。该SRAM单元包括第一PMOS晶体管、第二PMOS晶体管、第三PMOS晶体管及第一NMOS晶体管、第二NMOS晶体管、第三NMOS晶体管、第四NMOS晶体管和第五NMOS晶体管；其中，第三PMOS晶体管的源极与第二PMOS晶体管的源极相连并连接至电源电压Vdd，漏极与第一PMOS晶体管的源极相连，栅极与第三NMOS晶体管的栅极相连并连接至字线；第五NMOS晶体管的源极与第二NMOS晶体管的源极相连并连接至电源电压Vss，漏极与第一NMOS晶体管的源极相连，栅极与另一字线相连。该SRAM单元由于包括第三PMOS晶体管和第五NMOS晶体管，因此具有更好的写能力。该半导体器件包括上述SRAM单元，同样具有上述优点。该电子装置包括上述半导体器件，同样具有上述优点。
【专利说明】
-种SRAM单元、半导体器件和电子装置
技术领域
[0001] 本发明设及半导体技术领域，具体而言设及一种SRAM单元、半导体器件和电子装 置。
【背景技术】
[0002] 随着W电子通讯技术为代表的现代高科技产业的不断发展，世界集成电路产业总 产值W每年超过30%的速度发展，静态随机存储器（SRAM)作为一种重要的存储器件被广 泛应用于数字与通讯电路设计中。SRAM是逻辑电路中一种重要部件，其因为具有功耗小，读 取速度高等优点而广泛应用于数据的存储。
[0003] 现有的一种6T型SRAM单元的电路结构如图1所示，包括6个罐型（Fin)晶体管， 即第一 PMOS晶体管PU第二PMOS晶体管P2、第一 NMOS晶体管Nl、第二NMOS晶体管N2、第 S NMOS晶体管N3、第四NMOS晶体管M。其中，第一 PMOS晶体管Pl与第一 NMOS晶体管Nl 构成第一 CMOS晶体管101 (即，第一 PMOS晶体管Pl的漏极与第一 NMOS晶体管Nl的漏极 相连，第一 PMOS晶体管Pl的栅极与第一 NMOS晶体管Nl的栅极相连），第二PMOS晶体管 P2与第二NMOS晶体管N2构成第二CMOS晶体管102 (即，第二PMOS晶体管P2的漏极与第 二NMOS晶体管N2的漏极相连，第二PMOS晶体管P2的栅极与第二NMOS晶体管N2的栅极相 连）。第一 CMOS晶体管101的输入端与第二CMOS晶体管102的输出端相连，第一 CMOS晶 体管101的输出端与第二CMOS晶体管102的输入端相连；第一 PMOS晶体管Pl的源极和第 二PMOS晶体管P2的源极均连接至电源电压Vdd,第一 NMOS晶体管Nl的源极与第二NMOS 晶体管N2的源极均连接至电源电压Vss。
[0004] 其中，第S NMOS晶体管N3的源极与位线化相连，漏极与第一 PMOS晶体管Pl的 漏极相连，栅极与字线WL相连。第四NMOS晶体管M的源极与第二PMOS晶体管的漏极相 连，栅极与字线WL相连，漏极与另一位线品;相连。 阳0化]在上述的SRAM单元的电路结构中，Pl和P2为上拉晶体管（PU)，Nl和N2为下拉 晶体管，N3和M为传输口晶体管（PG)。其中PU、PD和PG的数量比为1:1:1。在该SRAM 单元中，由于丫比率（丫 ratio)为PG/PU= 1，因而导致差的写余量。而在根据采用平面结 构的晶体管的SRAM单元的数据，丫比率应不低于1.5。也就是说，现有的上述结构的SRAM 单元因丫比率比较低而存在写能力比较差的问题。
[0006] 现有的一些用于改善a比率、0比率或丫比率的方法及其存在的问题如下：（1) 通过选择罐型晶体管的数量来改善a比率、0比率或丫比率，例如将PU、PD和PG的数量 比设定为1:2:1或1:2:2或1:2:3等。然而，该方法会造成面积浪费，并且会导致在Vss端 的保持稳定性化old St油ility)的损失，a比率（PU/PDK1。似通过优化PU、PD和PG =种器件来改善a比率、0比率或丫比率。然而，该方法会使工艺变得非常复杂。（3)通 过为PU、PD和PG S种器件设置不同的注入条件来改善a比率、0比率或丫比率。但是， 该方法将导致逻辑器件无法匹配SRAM器件的目标，造成需要增加更多的掩膜。（4)通过掩 膜或光刻工艺调整多晶娃的关键尺寸从而改善a比率、0比率或丫比率。然而，该方法 会造成光刻工艺的工艺窗口损失。
[0007] 由此可见，现有的上述结构的SRAM单元因丫比率比较低而存在写能力比较差的 问题，而现有的各种方法均无法有效解决上述问题。因此，为解决上述技术问题，有必要提 出一种新的SRAM单元，W提高SRAM单元的写能力。
【发明内容】
[000引针对现有技术的不足，本发明提出一种SRAM单元、半导体器件和电子装置，可W 使SRAM单元具有良好的写能力。
[0009] 本发明的一个实施例提供一种SRAM单元，其包括第一 PMOS晶体管、第二PMOS晶 体管、第=PMOS晶体管W及第一 NMOS晶体管、第二NMOS晶体管、第=NMOS晶体管、第四 NMOS晶体管和第五NMOS晶体管，其中，
[0010] 所述第一 PMOS晶体管与所述第一 NMOS晶体管构成第一 CMOS晶体管，所述第二 PMOS晶体管与所述第二NMOS晶体管构成第二CMOS晶体管，其中所述第一 CMOS晶体管的 输入端与所述第二CMOS晶体管的输出端相连，所述第一 CMOS晶体管的输出端与所述第二 CMOS晶体管的输入端相连； W11] 所述第SPMOS晶体管的源极与所述第二PMOS晶体管的源极相连并连接至电源电 压Vdd,所述第SPMOS晶体管的漏极与所述第一 PMOS晶体管的源极相连，所述第SPMOS晶 体管的栅极与所述第=NMOS晶体管的栅极相连并连接至字线；
[0012] 所述第=NMOS晶体管的源极与位线相连，所述第=NMOS晶体管的漏极与所述第 一 PMOS晶体管的漏极相连；
[0013] 所述第四NMOS晶体管的源极与所述第二PMOS晶体管的漏极相连，所述第四NMOS 晶体管的栅极与字线相连，所述第四NMOS晶体管的漏极与另一位线相连；
[0014] 所述第五NMOS晶体管的源极与所述第二NMOS晶体管的源极相连并连接至电源电 压Vss,所述第五NMOS晶体管的漏极与所述第一 NMOS晶体管的源极相连，所述第五NMOS晶 体管的栅极与另一字线相连。 阳01引可选地，所述第一 PMOS晶体管、第二PMOS晶体管、第立PMOS晶体管、第一 NMOS晶 体管、第二NMOS晶体管、第=NMOS晶体管、第四NMOS晶体管和第五NMOS晶体管为罐型场 效应晶体管。
[0016] 可选地，在所述第一CMOS晶体管中，所述第一PMOS晶体管的漏极与所述第一NMOS 晶体管的漏极相连，所述第一 PMOS晶体管的栅极与所述第一 NMOS晶体管的栅极相连。 阳017] 可选地，在所述第二CMOS晶体管中，所述第二PMOS晶体管的漏极与所述第二NMOS 晶体管的漏极相连，所述第二PMOS晶体管的栅极与所述第二NMOS晶体管的栅极相连。
[0018] 本发明的另一个实施例提供一种半导体器件，其包括SRAM单元，其中所述SRAM单 元包括第一 PMOS晶体管、第二PMOS晶体管、第=PMOS晶体管W及第一 NMOS晶体管、第二 NMOS晶体管、第立NMOS晶体管、第四NMOS晶体管和第五NMOS晶体管，其中，
[0019] 所述第一 PMOS晶体管与所述第一 NMOS晶体管构成第一 CMOS晶体管，所述第二 PMOS晶体管与所述第二NMOS晶体管构成第二CMOS晶体管，其中所述第一 CMOS晶体管的 输入端与所述第二CMOS晶体管的输出端相连，所述第一 CMOS晶体管的输出端与所述第二 CMOS晶体管的输入端相连；
[0020] 所述第=PMOS晶体管的源极与所述第二PMOS晶体管的源极相连并连接至电源电 压Vdd,所述第SPMOS晶体管的漏极与所述第一 PMOS晶体管的源极相连，所述第SPMOS晶 体管的栅极与所述第=NMOS晶体管的栅极相连并连接至字线；
[0021] 所述第=NMOS晶体管的源极与位线相连，所述第=NMOS晶体管的漏极与所述第 一 PMOS晶体管的漏极相连；
[0022] 所述第四NMOS晶体管的源极与所述第二PMOS晶体管的漏极相连，所述第四NMOS 晶体管的栅极与字线相连，所述第四NMOS晶体管的漏极与另一位线相连；
[0023] 所述第五NMOS晶体管的源极与所述第二NMOS晶体管的源极相连并连接至电源电 压Vss,所述第五NMOS晶体管的漏极与所述第一 NMOS晶体管的源极相连，所述第五NMOS晶 体管的栅极与另一字线相连。
[0024] 可选地，所述第一 PMOS晶体管、第二PMOS晶体管、第立PMOS晶体管、第一 NMOS晶 体管、第二NMOS晶体管、第立NMOS晶体管、第四NMOS晶体管和第五NMOS晶体管为罐型场 效应晶体管。
[00巧]可选地，在所述第一 CMOS晶体管中，所述第一 PMOS晶体管的漏极与所述第一 NMOS 晶体管的漏极相连，所述第一 PMOS晶体管的栅极与所述第一 NMOS晶体管的栅极相连。 [00%] 可选地，在所述第二CMOS晶体管中，所述第二PMOS晶体管的漏极与所述第二NMOS 晶体管的漏极相连，所述第二PMOS晶体管的栅极与所述第二NMOS晶体管的栅极相连。
[0027] 本发明的再一个实施例提供一种电子装置，其包括半导体器件W及与所述半导体 器件相连的电子组件，其中所述半导体器件包括SRAM单元，所述SRAM单元包括第一 PMOS 晶体管、第二PMOS晶体管、第=PMOS晶体管W及第一 NMOS晶体管、第二NMOS晶体管、第= NMOS晶体管、第四NMOS晶体管和第五NMOS晶体管；其中，
[0028] 所述第一 PMOS晶体管与所述第一 NMOS晶体管构成第一 CMOS晶体管，所述第二 PMOS晶体管与所述第二NMOS晶体管构成第二CMOS晶体管，其中所述第一 CMOS晶体管的 输入端与所述第二CMOS晶体管的输出端相连，所述第一 CMOS晶体管的输出端与所述第二 CMOS晶体管的输入端相连；
[0029] 所述第=PMOS晶体管的源极与所述第二PMOS晶体管的源极相连并连接至电源电 压Vdd,所述第SPMOS晶体管的漏极与所述第一 PMOS晶体管的源极相连，所述第SPMOS晶 体管的栅极与所述第=NMOS晶体管的栅极相连并连接至字线；
[0030] 所述第=NMOS晶体管的源极与位线相连，所述第=NMOS晶体管的漏极与所述第 一 PMOS晶体管的漏极相连；
[0031] 所述第四NMOS晶体管的源极与所述第二PMOS晶体管的漏极相连，所述第四NMOS 晶体管的栅极与字线相连，所述第四NMOS晶体管的漏极与另一位线相连；
[0032] 所述第五NMOS晶体管的源极与所述第二NMOS晶体管的源极相连并连接至电源电 压Vss,所述第五NMOS晶体管的漏极与所述第一 NMOS晶体管的源极相连，所述第五NMOS晶 体管的栅极与另一字线相连。 阳03引可选地，所述第一 PMOS晶体管、第二PMOS晶体管、第立PMOS晶体管、第一 NMOS晶 体管、第二NMOS晶体管、第=NMOS晶体管、第四NMOS晶体管和第五NMOS晶体管为罐型场 效应晶体管。
[0034] 本发明的SRAM单元，由于包括设置于电源电压Vdd与第一 PMOS晶体管之间的第 S PMOS晶体管和设置于电源电压Vss与第一 NMOS晶体管之间的第五NMOS晶体管，因此可 W在保证读能力的情况下，具有更好的写能力。本发明的半导体器件包括上述的SRAM单 元，因而同样具有上述优点。本发明的电子装置包括上述的半导体器件，因而同样具有上述 优点。
【附图说明】
[0035] 本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发 明的实施例及其描述，用来解释本发明的原理。
[0036] 附图中：
[0037] 图1为现有的一种SRAM单元的电路结构的示意图；
[0038] 图2为本发明的一个实施例的一种SRAM单元的电路结构的示意图。
【具体实施方式】
[0039] 在下文的描述中，给出了大量具体的细节W便提供对本发明更为彻底的理解。然 而，对于本领域技术人员而言显而易见的是，本发明可W无需一个或多个运些细节而得W 实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进 行描述。
[0040] 应当理解的是，本发明能够W不同形式实施，而不应当解释为局限于运里提出的 实施例。相反地，提供运些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给 本领域技术人员。
[0041] 在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使 用时，单数形式的"一"、"一个"和"所述/该"也意图包括复数形式，除非上下文清楚指出 另外的方式。还应明白术语"组成"和/或"包括"，当在该说明书中使用时，确定所述特征、 整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操 作、元件、部件和/或组的存在或添加。在此使用时，术语"和/或"包括相关所列项目的任 何及所有组合。
[0042] 为了彻底理解本发明，将在下列的描述中提出详细的步骤W及详细的结构，W便 阐释本发明的技术方案。本发明的较佳实施例详细描述如下，然而除了运些详细描述外，本 发明还可W具有其他实施方式。
[0043] 下面，参照图2来具体描述本发明的一个实施例的SRAM单元。其中，图2为本发 明的一个实施例的一种SRAM单元的电路结构的示意图。
[0044] 示例性地，如图2所示，本发明实施例的SRAM单元的结构包括8个晶体管，即第一 PMOS晶体管PU第二PMOS晶体管P2、第一 NMOS晶体管Nl、第二NMOS晶体管N2、第S NMOS 晶体管N3、第四NMOS晶体管M W及第S PMOS晶体管P3和第五NMOS晶体管N5。 W45] 如图2所示，该8个晶体管的具体连接关系如下：
[0046] 第一 PMOS晶体管Pl与第一 NMOS晶体管Nl构成第一 CMOS晶体管101，具体地，第 一 PMOS晶体管Pl的漏极与第一 NMOS晶体管Nl的漏极相连，第一 PMOS晶体管Pl的栅极 与第一 NMOS晶体管Nl的栅极相连。第二PMOS晶体管P2与第二NMOS晶体管N2构成第二 CMOS晶体管102,具体地，第二PMOS晶体管P2的漏极与第二NMOS晶体管N2的漏极相连， 第二PMOS晶体管P2的栅极与第二NMOS晶体管N2的栅极相连。第一 CMOS晶体管101的 输入端与第二CMOS晶体管102的输出端相连，第一 CMOS晶体管101的输出端与第二CMOS 晶体管102的输入端相连。
[0047] 第S PMOS晶体管P3的源极和第二PMOS晶体管P2的源极相连并连接至电源电压 Vdd,第S PMOS晶体管P3的漏极与第一 PMOS晶体管Pl的源极相连，第S PMOS晶体管P3 的栅极与第S NMOS晶体管的栅极相连并连接至字线WL。 W48] 第；NMOS晶体管N3的源极与位线化相连，漏极与第一 PMOS晶体管Pl的漏极相 连。
[0049] 第四NMOS晶体管M的源极与第二PMOS晶体管的漏极相连，栅极与字线WL(RWL) 相连，漏极与另一位线品;相连。
[0050] 第五NMOS晶体管N5的源极与第二NMOS晶体管N2的源极相连并连接至电源电压 Vss,第五NMOS晶体管N5的漏极与第一 NMOS晶体管Nl的源极相连，第五NMOS晶体管N5 的栅极与另一字线WLB相连。
[0051] 在本实施例中，相连均指电性连接。在一个具体实例中，该8个晶体管均为罐型 (Fin)场效应晶体管。
[0052] 本发明实施例的上述SRAM单元为8T型SRAM单元。其中，晶体管Pl和P2为上拉 晶体管（PU)，晶体管Nl和N2为下拉晶体管，晶体管N3和M为传输口晶体管（PG)。与现 有技术中的SRAM单元（图1)相比，本实施例的SRAM单元在电源电压Vdd与第一 PMOS晶 体管Pl之间增加设置了第S PMOS晶体管P3,在电源电压Vss与第一 NMOS晶体管Nl之间 增加设置了第五NMOS晶体管N5。并且，由于第五NMOS晶体管N5的栅极与另一字线WLB相 连，因此需要在SRAM单元的周边区域增加设置字线WLB。关于其他位线和字线W及它们与 除P3和N5之外的其他各晶体管的连接关系，可W参照各种现有技术（例如图1所示的现 有技术）来实现，此处并不进行限定。 阳化引在本发明实施例的SRAM单元中，PU、PD和PG的数量比仍为1:1: 1，因而与现有的 SRAM单元相比，具有相同的在低Vss的保持稳定性化old St油ility)。由于增加了第S PMOS晶体管P3和第五NMOS晶体管N5,因此本实施例的SRAM单元的面积相对现有技术有 所增大，其面积比现有的PU、PD和PG的数量比为1:1:1的SRAM单元增加大约3 %但与PU、 PD和PG的数量比为1:2:2的SRAM单元的面积相近。
[0054] 下面，参照图2,对本发明的该实施例的SRAM单元的工作情况简介如下： 阳化5] 1.写循环（Write切cle)
[0056] 假定节点 1 (Nodel)为 1、节点 2 (Node2)为 0 :
[0057] 当字线WL的电压为1时，P3关闭；当另一字线WLB的电压为0时，N5关闭； 阳05引此时没有电流从电源电压Vdd经过P3和Pl至节点1。丫比率（PG/PU)趋近-^ 而节点1很快被驱动至电压为0。
[0059]假定节点 1 (Nodel)为 0、节点 2 (Node2)为 1 : W60] 当字线WL的电压为1时，P3关闭；当另一字线WLB的电压为1时，N5打开；
[0061] 此时没有电流从节点1经过Nl和N5至电源电压Vss,而节点1很快被驱动至电压 为0。
[0062] 显然，相对于现有技术，本发明实施例的SRAM单元的写能力得到了提高。
[0063] 2.读循环巧ead Cycle) W64] 关于节点2,对于从Vdd到位线的压降：在存在压降的情况下，节点2的电压为 0 ;在没有压降时，节点2的电压为1。 阳0化]对于节点1，当作为传输口晶体管开启时没有电流。
[0066] 也就是说，本实施例的SRAM单元的读余量巧ead margin)与现有技术中的6T型 SRAM相同。
[0067] 由此可见，本发明实施例的SRAM单元，通过在电源电压Vdd与第一 PMOS晶体管Pl 之间增加设置第=PMOS晶体管P3,在电源电压Vss与第一 NMOS晶体管Nl之间增加设置第 五NMOS晶体管N5,可W在保证SRAM单元的读能力的情况下，提高SRAM单元的写能力。
[0068] 本发明的又一个实施例提供一种半导体器件，包括如上所述的SRAM单元。其中， 该半导体器件可W为SRAM存储器，也可W为包括SRAM存储器的其他器件，在此并不进行限 定。 W例示例性地，所述SRAM单元包括第一 PMOS晶体管、第二PMOS晶体管、第S PMOS晶 体管W及第一 NMOS晶体管、第二NMOS晶体管、第=NMOS晶体管、第四NMOS晶体管和第五 NMOS晶体管，其中，
[0070] 所述第一 PMOS晶体管与所述第一 NMOS晶体管构成第一 CMOS晶体管，所述第二 PMOS晶体管与所述第二NMOS晶体管构成第二CMOS晶体管，其中所述第一 CMOS晶体管的 输入端与所述第二CMOS晶体管的输出端相连，所述第一 CMOS晶体管的输出端与所述第二 CMOS晶体管的输入端相连；
[0071] 所述第SPMOS晶体管的源极与所述第二PMOS晶体管的源极相连并连接至电源电 压Vdd,所述第SPMOS晶体管的漏极与所述第一 PMOS晶体管的源极相连，所述第SPMOS晶 体管的栅极与所述第=NMOS晶体管的栅极相连并连接至字线；
[0072] 所述第=NMOS晶体管的源极与位线相连，所述第=NMOS晶体管的漏极与所述第 一 PMOS晶体管的漏极相连；
[0073] 所述第四NMOS晶体管的源极与所述第二PMOS晶体管的漏极相连，所述第四NMOS 晶体管的栅极与字线相连，所述第四NMOS晶体管的漏极与另一位线相连；
[0074] 所述第五NMOS晶体管的源极与所述第二NMOS晶体管的源极相连并连接至电源电 压Vss,所述第五NMOS晶体管的漏极与所述第一 NMOS晶体管的源极相连，所述第五NMOS晶 体管的栅极与另一字线相连。
[0075] 示例性地，所述第一 PMOS晶体管、第二PMOS晶体管、第S PMOS晶体管、第一 NMOS 晶体管、第二NMOS晶体管、第=NMOS晶体管、第四NMOS晶体管和第五NMOS晶体管为罐型 场效应晶体管。
[0076] 在所述第一 CMOS晶体管中，所述第一 PMOS晶体管的漏极与所述第一 NMOS晶体管 的漏极相连，所述第一 PMOS晶体管的栅极与所述第一 NMOS晶体管的栅极相连。
[0077] 在所述第二CMOS晶体管中，所述第二PMOS晶体管的漏极与所述第二NMOS晶体管 的漏极相连，所述第二PMOS晶体管的栅极与所述第二NMOS晶体管的栅极相连。
[0078] 本发明实施例的半导体器件，由于使用了上述的SRAM单元，因而同样具有上述优 点。
[0079] 本发明的再一个实施例提供一种电子装置，包括半导体器件W及与所述半导体器 件相连的电子组件。其中，该半导体器件为如上所述的半导体器件。该电子组件，可W为分 立器件、集成电路等任何电子组件。
[0080] 示例性地，所述半导体器件包括SRAM单元，其中所述SRAM单元包括第一 PMOS晶 体管、第二PMOS晶体管、第=PMOS晶体管W及第一 NMOS晶体管、第二NMOS晶体管、第= NMOS晶体管、第四NMOS晶体管和第五NMOS晶体管，其中，
[0081] 所述第一 PMOS晶体管与所述第一 NMOS晶体管构成第一 CMOS晶体管，所述第二 PMOS晶体管与所述第二NMOS晶体管构成第二CMOS晶体管，其中所述第一 CMOS晶体管的 输入端与所述第二CMOS晶体管的输出端相连，所述第一 CMOS晶体管的输出端与所述第二 CMOS晶体管的输入端相连；
[0082] 所述第SPMOS晶体管的源极与所述第二PMOS晶体管的源极相连并连接至电源电 压Vdd,所述第SPMOS晶体管的漏极与所述第一 PMOS晶体管的源极相连，所述第SPMOS晶 体管的栅极与所述第=NMOS晶体管的栅极相连并连接至字线；
[0083] 所述第=NMOS晶体管的源极与位线相连，所述第=NMOS晶体管的漏极与所述第 一 PMOS晶体管的漏极相连；
[0084] 所述第四NMOS晶体管的源极与所述第二PMOS晶体管的漏极相连，所述第四NMOS 晶体管的栅极与字线相连，所述第四NMOS晶体管的漏极与另一位线相连；
[0085] 所述第五NMOS晶体管的源极与所述第二NMOS晶体管的源极相连并连接至电源电 压Vss,所述第五NMOS晶体管的漏极与所述第一 NMOS晶体管的源极相连，所述第五NMOS晶 体管的栅极与另一字线相连。
[0086] 示例性地，所述第一 PMOS晶体管、第二PMOS晶体管、第S PMOS晶体管、第一 NMOS 晶体管、第二NMOS晶体管、第=NMOS晶体管、第四NMOS晶体管和第五NMOS晶体管为罐型 场效应晶体管。
[0087] 本实施例的电子装置，可W是手机、平板电脑、笔记本电脑、上网本、游戏机、电视 机、VCD、DVD、导航仪、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备，也可 为任何包括上述半导体器件的中间产品。
[0088] 本发明实施例的电子装置，由于使用了上述的半导体器件，因而同样具有上述优 点。
[0089] 本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于 举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人 员可W理解的是，本发明并不局限于上述实施例，根据本发明的教导还可W做出更多种的 变型和修改，运些变型和修改均落在本发明所要求保护的范围W内。本发明的保护范围由 附属的权利要求书及其等效范围所界定。
【主权项】
1. 一种SRAM单元，其特征在于，包括第一 PMOS晶体管（PI)、第二PMOS晶体管（P2)、第 三PM0S晶体管（P3)以及第一 NM0S晶体管（N1)、第二NM0S晶体管（N2)、第三NM0S晶体管 (N3)、第四NM0S晶体管（N4)和第五NM0S晶体管（N5)，其中， 所述第一 PMOS晶体管与所述第一 NM0S晶体管构成第一 CMOS晶体管（101)，所述第二 PMOS晶体管与所述第二NM0S晶体管构成第二CMOS晶体管（102)，其中所述第一 CMOS晶体 管的输入端与所述第二CMOS晶体管的输出端相连，所述第一 CMOS晶体管的输出端与所述 第二CMOS晶体管的输入端相连； 所述第三PMOS晶体管的源极与所述第二PMOS晶体管的源极相连并连接至电源电压 Vdd，所述第三PMOS晶体管的漏极与所述第一 PMOS晶体管的源极相连，所述第三PMOS晶体 管的栅极与所述第三NM0S晶体管的栅极相连并连接至字线； 所述第三NM0S晶体管的源极与位线相连，所述第三NM0S晶体管的漏极与所述第一 PMOS晶体管的漏极相连； 所述第四NM0S晶体管的源极与所述第二PMOS晶体管的漏极相连，所述第四NM0S晶体 管的栅极与字线相连，所述第四NM0S晶体管的漏极与另一位线相连； 所述第五NM0S晶体管的源极与所述第二NM0S晶体管的源极相连并连接至电源电压 Vss，所述第五NM0S晶体管的漏极与所述第一 NM0S晶体管的源极相连，所述第五NM0S晶体 管的栅极与另一字线相连。2. 如权利要求1所述的SRAM单元，其特征在于，所述第一 PMOS晶体管、第二PMOS晶 体管、第三PMOS晶体管、第一 NM0S晶体管、第二NM0S晶体管、第三NM0S晶体管、第四NM0S 晶体管和第五NM0S晶体管为鳍型场效应晶体管。3. 如权利要求1所述的SRAM单元，其特征在于，在所述第一 CMOS晶体管中，所述第一 PMOS晶体管的漏极与所述第一 NM0S晶体管的漏极相连，所述第一 PMOS晶体管的栅极与所 述第一 NM0S晶体管的栅极相连。4. 如权利要求1所述的SRAM单元，其特征在于，在所述第二CMOS晶体管中，所述第二 PMOS晶体管的漏极与所述第二NM0S晶体管的漏极相连，所述第二PMOS晶体管的栅极与所 述第二NM0S晶体管的栅极相连。5. -种半导体器件，其特征在于，包括SRAM单元，其中所述SRAM单元包括第一 PMOS 晶体管、第二PMOS晶体管、第三PMOS晶体管以及第一 NM0S晶体管、第二NM0S晶体管、第三 NM0S晶体管、第四NM0S晶体管和第五NM0S晶体管，其中， 所述第一 PMOS晶体管与所述第一 NM0S晶体管构成第一 CMOS晶体管，所述第二PMOS 晶体管与所述第二NM0S晶体管构成第二CMOS晶体管，其中所述第一 CMOS晶体管的输入端 与所述第二CMOS晶体管的输出端相连，所述第一 CMOS晶体管的输出端与所述第二CMOS晶 体管的输入端相连； 所述第三PMOS晶体管的源极与所述第二PMOS晶体管的源极相连并连接至电源电压 Vdd，所述第三PMOS晶体管的漏极与所述第一 PMOS晶体管的源极相连，所述第三PMOS晶体 管的栅极与所述第三NM0S晶体管的栅极相连并连接至字线； 所述第三NM0S晶体管的源极与位线相连，所述第三NM0S晶体管的漏极与所述第一 PMOS晶体管的漏极相连； 所述第四NM0S晶体管的源极与所述第二PMOS晶体管的漏极相连，所述第四NM0S晶体 管的栅极与字线相连，所述第四NMOS晶体管的漏极与另一位线相连； 所述第五NM0S晶体管的源极与所述第二NM0S晶体管的源极相连并连接至电源电压 Vss，所述第五NM0S晶体管的漏极与所述第一 NM0S晶体管的源极相连，所述第五NM0S晶体 管的栅极与另一字线相连。6. 如权利要求5所述的半导体器件，其特征在于，所述第一 PM0S晶体管、第二PM0S晶 体管、第三PM0S晶体管、第一 NM0S晶体管、第二NM0S晶体管、第三NM0S晶体管、第四NM0S 晶体管和第五NM0S晶体管为鳍型场效应晶体管。7. 如权利要求5所述的半导体器件，其特征在于，在所述第一 CMOS晶体管中，所述第一 PM0S晶体管的漏极与所述第一 NM0S晶体管的漏极相连，所述第一 PM0S晶体管的栅极与所 述第一 NM0S晶体管的栅极相连。8. 如权利要求5所述的半导体器件，其特征在于，在所述第二CMOS晶体管中，所述第二 PM0S晶体管的漏极与所述第二NM0S晶体管的漏极相连，所述第二PM0S晶体管的栅极与所 述第二NM0S晶体管的栅极相连。9. 一种电子装置，其特征在于，包括半导体器件以及与所述半导体器件相连的电子组 件，其中所述半导体器件包括SRAM单元，所述SRAM单元包括第一 PM0S晶体管、第二PM0S 晶体管、第三PM0S晶体管以及第一 NM0S晶体管、第二NM0S晶体管、第三NM0S晶体管、第四 NM0S晶体管和第五NM0S晶体管；其中， 所述第一 PM0S晶体管与所述第一 NM0S晶体管构成第一 CMOS晶体管，所述第二PM0S 晶体管与所述第二NM0S晶体管构成第二CMOS晶体管，其中所述第一 CMOS晶体管的输入端 与所述第二CMOS晶体管的输出端相连，所述第一 CMOS晶体管的输出端与所述第二CMOS晶 体管的输入端相连； 所述第三PM0S晶体管的源极与所述第二PM0S晶体管的源极相连并连接至电源电压 Vdd，所述第三PM0S晶体管的漏极与所述第一 PM0S晶体管的源极相连，所述第三PM0S晶体 管的栅极与所述第三NM0S晶体管的栅极相连并连接至字线； 所述第三NM0S晶体管的源极与位线相连，所述第三NM0S晶体管的漏极与所述第一 PM0S晶体管的漏极相连； 所述第四NM0S晶体管的源极与所述第二PM0S晶体管的漏极相连，所述第四NM0S晶体 管的栅极与字线相连，所述第四NM0S晶体管的漏极与另一位线相连； 所述第五NM0S晶体管的源极与所述第二NM0S晶体管的源极相连并连接至电源电压 Vss，所述第五NM0S晶体管的漏极与所述第一 NM0S晶体管的源极相连，所述第五NM0S晶体 管的栅极与另一字线相连。10. 如权利要求9所述的电子装置，其特征在于，所述第一 PM0S晶体管、第二PM0S晶 体管、第三PM0S晶体管、第一 NM0S晶体管、第二NM0S晶体管、第三NM0S晶体管、第四NM0S 晶体管和第五NM0S晶体管为鳍型场效应晶体管。
【文档编号】H01L29/08GK105845679SQ201510018694
【公开日】2016年8月10日
【申请日】2015年1月14日
【发明人】张弓
【申请人】中芯国际集成电路制造(上海)有限公司