专利名称：垂直式二极管元件及二极管阵列的制作方法
技术领域：
本发明涉及一种半导体元件，且特别涉及一种垂直式二极管元件与二极管阵列。
背景技术：
存储器元件的研发趋势都是往小尺寸发展。有些存储器元件可清楚分成存储器本身与选择器(selector)，而有些存储器元件则将两者合并在一起。一般而言，若两者分开，较容易最佳化存储器元件。而两者合并，则容易缩小元件尺寸。可利用二极管元件作为存储器元件的选择器。要达成最小面积，二极管元件必须 是共基极的结构，但共基极结构最大的缺点就是大的基极串联电阻。当存储器阵列太大时，基极串联电阻会产生大的电压降，可能导致阵列尾端的存储器元件因电压过低而无法工作。要克服这个问题，可减小存储器阵列的大小，但如此一来整个存储器晶片尺寸会大大的增加。
发明内容
有鉴于此，本发明提供一种垂直式二极管元件及此种二极管元件构成的二极管阵列，可减小基极串联电阻，其一方面可达成小的存储器元件尺寸，另一方面可保有大的存储器阵列。本发明提出一种垂直式二极管元件，包括具有第一导电型的基底、埋入式金属线、绝缘层、接点、具有第二导电型的第一掺杂区及具有第一导电型的第二掺杂区。埋入式金属线配置于基底中。绝缘层配置于基底与埋入式金属线之间，且曝露埋入式金属线的侧壁的一部分。接点配置于基底中，且位于埋入式金属线的经绝缘层曝露的侧壁的部分上。第一掺杂区配置于基底中且位于埋入式金属线的一侧，其中第一掺杂区与接点接触，且接点的阻值低于第一掺杂区的阻值。第二掺杂区配置于第一掺杂区中，其中第二掺杂区未与接点接触。本发明还提出一种二极管阵列，包括基底、多条埋入式金属线、多个条状的第一掺杂区、多个绝缘层、多个接点及多个块状的第二掺杂区。埋入式金属线配置于基底中。第一掺杂区分别配置于埋入式金属线之间的基底中。绝缘层分别配置于第一掺杂区与埋入式金属线之间，其中各绝缘层曝露对应的埋入式金属线的一侧壁的多个部份，且第一掺杂区的底部要高于绝缘层的底部。接点配置于基底中，其中各埋入式金属线的经对应的绝缘层曝露的侧壁的每个部份上配置有一个接点。第二掺杂区分别对应接点而配置于第一掺杂区中，且第二掺杂区未与接点接触。此外，第一掺杂区的导电型不同于第二掺杂区的导电型，且接点的阻值低于第一掺杂区的阻值。基于上述，在由本发明的垂直式二极管元件构成的二极管阵列中，由于埋入式金属线与条状式第一掺杂区并联，且利用低电阻接点达到引流效果，由此可减少二极管阵列的第一掺杂区的串联电阻过大的问题，提升元件性能。为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式作详细说明如下。
图I为本发明一实施例的二极管阵列的俯视图。图2是图I中沿Ι-Γ线的剖面示意图。图2A至2F为本发明一实施例的二极管阵列的形成方法的剖面示意图。图2A'至2D'为本发明另一实施例的低阻值接点的形成方法的剖面示意图。
图3为依据本发明另一实施例的二极管阵列的俯视图。图4为依据本发明又一实施例所绘示的二极管阵列的俯视图。图5是图4中沿Ι-Γ线的剖面示意图。图6为依据本发明再一实施例所绘示的二极管阵列的俯视图。其中，附图标记说明如下100 :二极管阵列100':垂直二极管元件102 :基底104:埋入式金属线105 :顶覆层106 :第一掺杂区108 :绝缘层110、110':接点112:第二掺杂区114:下部金属线114a:第一金属层114b:第一阻障层116:上部金属线116a:第二金属层116b:第二阻障层120 :金属层202:图案化罩幕层204 :沟渠206 :绝缘层208:多晶硅层210 :倾斜性离子植入工艺212:介电层214:间隙壁
具体实施例方式图I为依据本发明一实施例的二极管阵列的俯视图。图2是图I中沿Ι-Γ线的剖面示意图。为清楚说明起见，本发明的俯视图未示出埋入式金属线的上方的顶覆层。
请参照图I及图2，本发明的二极管阵列100包括基底102、多条埋入式金属线104、多个顶覆层105、多个条状的第一掺杂区106、多个绝缘层108、多个接点110及多个块状的第二掺杂区112。基底102可以是P型硅基底。埋入式金属线104平行配置于基底102中。在此实施例中，各埋入式金属线104包括下部金属线114与上部金属线116。下部金属线114包括第一金属层114a与位于第一金属层的侧壁与底部的第一阻障层114b。上部金属线116位于下部金属线114上。上部金属线116包括第二金属层116a与位于第二金属层116a的侧壁与底部的第二阻障层116b。此外,第一金属层114a与第二金属层116a的材料例如是鹤(W)，且第一阻障层114b与第二阻障层116b的材料例如是钛/氮化钛(Ti/TiN)。
顶覆层105分别配置于基底102中且位于上部金属线116上。顶覆层105的材料例如是氧化娃或高密度等离子氧化物(high density plasma oxide ；HDP oxide)。第一掺杂区106例如是N型重掺杂区。第一掺杂区106分别配置于埋入式金属线104之间的基底102中。此外，第一掺杂区106的底面高于埋入式金属线104的底面。绝缘层108分别配置于基底102与埋入式金属线104之间，其中各绝缘层108曝露对应的埋入式金属线104的一侧壁的多个部份。绝缘层108的材料例如是氧化硅。此外，第一掺杂区106的底部要高于绝缘层108的底部。各埋入式金属线104的经对应的绝缘层108曝露的侧壁的每个部份上配置有一个接点110。在一实施例中，位于各埋入式金属线104的经对应的绝缘层108曝露的同一侧壁的多个部份上的接点110彼此分开，如图I的俯视图所示。在另一实施例中，位于各埋入式金属线104的经对应的绝缘层108曝露的同一侧壁的多个部份上的接点110彼此连接，如图3的俯视图所示。特别要注意的是，接点110的阻值低于第一掺杂区106的阻值。在一实施例中，接点HO的材料例如是娃化钛(titanium silicide ;TiSix)、娃化镍(NiSix)或娃化钴(CoSix)等金属硅化物。此外，接点110的上端低于基底102的表面，且接点110的下端高于第一掺杂区106的底面。在一实施例中，接点110位于第二阻障层116b与第一掺杂区106之间，如图2所示。在另一实施例中(未图示)，接点110的下端可延伸至第一阻障层114b与第一掺杂区106之间。第二掺杂区112例如是P型重掺杂区。第二掺杂区112分别对应接点110而配置于第一掺杂区106中。此外，第一掺杂区106与接点110接触，但第二掺杂区112未与接点110接触。本发明的二极管阵列100是由多个垂直式二极管元件10(V所构成，每一个垂直式二极管元件100'包括P型基底102、埋入式金属线104、绝缘层108、接点110、作为基极(base)的N型第一掺杂区106及作为射极(emitter)的P型第二掺杂区112。埋入式金属线104配置于基底102中。绝缘层108配置于第一掺杂区106与埋入式金属线104之间，且曝露埋入式金属线104的侧壁的一部分。接点110配置于基底102中，且位于埋入式金属线104的经绝缘层108曝露的侧壁的部分上。第一掺杂区106配置于基底102中且位于埋入式金属线104的一侧，其中第一掺杂区106与接点110接触，且接点110的阻值低于第一掺杂区106的阻值。第二掺杂区112配置于第一掺杂区106中，其中第二掺杂区112未与接点110接触。
特别要注意的是，通过埋入式金属线104与条状式第一掺杂区106并联，且利用低电阻接点110达到引流效果，由此可减少二极管阵列100的第一掺杂区106的串联电阻过大的问题。在上述实施例中，各第二掺杂区112的中心112'位于对应的第一掺杂区106的中线106'上，如图I 3所示。然而 ，本发明并不以此为限。在另一实施例中，各第二掺杂区112的中心112'也可以位于对应的第一掺杂区106的中线106'的远离接点110的一侧，如图4 6所示。特别说明的是，为了避免于形成第二掺杂区112的工艺中由于对准不良而导致第二掺杂区112与接点110的接触，使各第二掺杂区112的中心112'位于对应的第一掺杂区106的中线106'的远离接点110的一侧是有利的。在以上的实施例中，是以P型基底、N型基极(即第一掺杂区)与P型射极(即第二掺杂区)为例来说明的，但本发明并不以此为限。本领域具有通常知识者应了解，以可以形成N型基底、P型基极与N型射极的组态。以下将以图2的结构为例来说明本发明的二极管阵列的形成方法。图2A至2E为依据本发明一实施例所绘示的二极管阵列的形成方法的剖面示意图。请参照图2A，于基底102中形成掺杂区。接着，于基底102上形成图案化罩幕层202。图案化罩幕层202的材料例如是氮化硅，且其形成方法例如是化学气相沉积法。然后，以图案化罩幕层202为蚀刻罩幕，于基底102中形成多个沟渠204。沟渠204将掺杂区划分为多个第一掺杂区106。之后，于图案化罩幕层202及沟渠204的表面上形成绝缘层206。绝缘层206的材料例如是氧化硅，且其形成方法例如是化学气相沉积法。继之，于沟渠204中形成下部金属线114。下部金属线114包括第一金属层114a与位于第一金属层的侧壁与底部的第一阻障层114b。第一金属层114a的材料例如是钨(W)，且第一阻障层114b的材料例如是钛/氮化钛(Ti/TiN)。形成第一金属层114a与第一阻障层114b的方法例如是先进行化学气相沉积工艺，再进行回蚀刻工艺。此外，下部金属线114的表面低于基底102的表面。接着，于绝缘层206及下部金属线114上顺应性地形成多晶硅层208。然后，请参照图2B，对基底102进行倾斜性离子植入工艺210，以使沟渠204的一侧(如图2B的右侧)受到离子掺杂，但其另一侧(如图2B的左侧)未受到离子掺杂。掺质例如是硼或氟化硼离子(BF2+)，植入角度例如是10 30度。由于经掺杂的多晶硅层208与未经掺杂的多晶硅层208的蚀刻选择比不同，因此可进行蚀刻工艺，来移除未经掺杂的多晶硅层208 (如图2B的虚线部份所示)。之后，请参照图2C，移除未被多晶硅层208覆盖的绝缘层206。继之，移除多晶硅层208。上述的移除步骤例如是进行蚀刻工艺。接着，请参照图2D，于沟渠204中的下部金属线114上形成上部金属线116。上部金属线116包括第二金属层116a与位于第二金属层116a的侧壁与底部的第二阻障层116b。第二金属层116a的材料例如是钨(W)，且第二阻障层116b的材料例如是钛/氮化钛(Ti/TiN)。形成第二金属层116a与第二阻障层116b的方法例如是先进行化学气相沉积工艺，再进行回蚀刻工艺。此外，上部金属线116的表面低于基底102的表面。在此实施例中，下部金属线114与上部金属线116构成埋入式金属层104。然后，对基底102进行一退火工艺。由于第二阻障层116b的一侧(如图2C的左侧)与基底102直接接触，因此第二阻障层116b与基底102之间的接面会因退火工艺而形成金属硅化物的接点110。在此实施例中，基底102的材料为硅，第二阻障层116b的材料为钛/氮化钛(Ti/TiN)，因此所形成的接点110的材料为硅化钛(TiSix)。然而，本发明的接点110的材料不以此为限，其材料可依埋入式金属线而定，只要于接点处形成低电阻的金
半接面即可。接下来，请参照图2E，于沟渠204内填满介电层212。形成介电层212的方法例如是先进行化学气相沉积工艺，再进行化学机械研磨工艺。然后，移除图案化罩幕层202，再于介电层212的双侧侧壁上形成间隙 壁214。之后，于基底102上形成与埋入式金属线104垂直的多条光阻层(未图示于此一剖面)。间隙壁214与光阻层之间的间隙定义出欲形成第二掺杂区112的区域。继之，以间隙壁214与光阻层为蚀刻罩幕，进行离子植入工艺，以于第一掺杂区106中形成第二掺杂区112。在此实施例中，由于间隙壁214形成在介电层212的双侧侧壁上，因此各第二掺杂区112的中心位于对应的第一掺杂区106的中线上。特别要说明的是，间隙壁214也可以仅在介电层212的单侧侧壁(例如左侧侧壁)上形成，以使形成的第二掺杂区112的中心位于对应的第一掺杂区106的中线的远离接点110的一侧。接着，请参照图2F，移除基底102表面上之间隙壁214、部份的介电层212与部份的绝缘层206，以留下上部金属线116的上方的顶覆层105及留下埋入式金属线104与基底102(或第一掺杂区106)之间的绝缘层108。至此，完成本发明的二极管阵列100的制作。在上述实施例中，如图2D所示，是先形成上部金属线116，再进行退火工艺，以于第二阻障层116b与基底102之间的接面形成接点110为例来说明的，但本发明并不以此为限。在另一实施例中，也可以先形成接点110'，再形成上部金属线116。图2A'至2D'为依据本发明另一实施例所示的低阻值接点的形成方法的剖面示意图。首先，提供图2C的中间结构。接着，请参照图2A'，于沟渠204中的下部金属线114上形成金属层120。金属层120的顶部低于基底102的表面。金属层120例如是镍层或钴层。然后，请参照图2B'，对金属层120进形退火工艺，以于金属层120与基底102之间的接面形成接点11(V。在此实施例中，基底102的材料为硅，金属层120的材料为镍或钴，因此所形成的接点110'的材料为硅化镍(NiSix)或硅化钴(CoSix)。之后，请参照图2C'，进行蚀刻工艺，以移除未反应的金属层120。继之，于沟渠204中的下部金属线114上形成上部金属线116。上部金属线116包括第二金属层116a与位于第二金属层116a的侧壁与底部的第二阻障层116b。然后，可参照图2E及2F，完成本发明的二极管阵列的制作。综上所述，在本发明的二极管阵列中，由于埋入式金属线与条状式第一掺杂区并联，且利用低电阻接点达到引流效果，由此可减少二极管阵列的第一掺杂区的串联电阻过大的问题，以有效提升元件性能。此外，本发明的垂直式二极管元件可作为双端存储器(如电阻式存储器、相变化存储器)的选择器，不但可将存储器元件尺寸缩至最小可能面积4F2 (其中工艺的特征尺寸(feature size)为F),并可同时最佳化存储器元件特性。虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视后附的申请专利范围所界定者为准。
权利要求
1.一种垂直式二极管元件，其特征在于，包括一具有一第一导电型的一基底；一埋入式金属线，配置于该基底中；一绝缘层，配置于该基底与该埋入式金属线之间，且曝露该埋入式金属线的一侧壁的一部分；一接点，配置于该基底中，且位于该埋入式金属线的经该绝缘层曝露的该侧壁的该部分上;具有一第二导电型的一第一掺杂区，配置于该基底中且位于该埋入式金属线的一侧，其中该第一掺杂区与该接点接触，且该接点的阻值低于该第一掺杂区的阻值；以及具有该第一导电型的一第二掺杂区，配置于该第一掺杂区中，其中该第二掺杂区未与该接点接触。
2.如权利要求I所述的垂直式二极管元件，其特征在于，该第二掺杂区的中心位于该第一掺杂区的中线上。
3.如权利要求I所述的垂直式二极管元件，其特征在于，该第二掺杂区的中心位于该第一掺杂区的中线的远离该接点的一侧。
4.如权利要求I所述的垂直式二极管元件，其特征在于，该接点的材料包括金属硅化物。
5.如权利要求I所述的垂直式二极管元件，其特征在于，该接点的上端低于该基底的表面，且该接点的下端高于该第一掺杂区的底面。
6.如权利要求I所述的垂直式二极管元件，其特征在于，该埋入式金属线包括一下部金属线，包括一第一金属层与位于该第一金属层的侧壁与底部的一第一阻障层；以及一上部金属线，位于该下部金属线上且包括一第二金属层与位于该第二金属层的侧壁与底部的一第二阻障层，其中该接点位于该第二阻障层与该第一掺杂区之间。
7.如权利要求6所述的垂直式二极管元件，其特征在于，还包括一顶覆层，配置于该基底中且位于该上部金属线上。
8.如权利要求6所述的垂直式二极管兀件,其特征在于，该第一金属层与该第二金属层的材料包括钨，且该第一阻障层与该第二阻障层的材料包括钛/氮化钛。
9.如权利要求I所述的垂直式二极管元件，其特征在于，该第一导电型为N型，该第二导电型为P型；或该第一导电型为P型，该第二导电型为N型。
10.一种二极管阵列，其特征在于，包括一基底；多条埋入式金属线，配置于该基底中；多个条状的第一掺杂区，分别配置于所述多个埋入式金属线之间的该基底中；多个绝缘层，分别配置于所述多个第一掺杂区与所述多个埋入式金属线之间，其中各绝缘层曝露对应的埋入式金属线的一侧壁的多个部份，且所述多个第一掺杂区的底部要高于所述多个绝缘层的底部；多个接点，配置于该基底中，其中各埋入式金属线的经对应的绝缘层曝露的该侧壁的每个部份上配置有一个接点； 多个块状的第二掺杂区，分别对应所述多个接点而配置于所述多个第一掺杂区中，且所述多个第二掺杂区未与所述多个接点接触， 其中所述多个第一掺杂区的导电型不同于所述多个第二掺杂区的导电型，且所述多个接点的阻值低于所述多个第一掺杂区的阻值。
11.如权利要求10所述的二极管阵列，其特征在于，各第二掺杂区的中心位于对应的第一掺杂区的中线上。
12.如权利要求10所述的二极管阵列，其特征在于，各第二掺杂区的中心位于对应的第一掺杂区的中线的远离该接点的一侧。
13.如权利要求10所述的二极管阵列，其特征在于，所述多个接点的材料包括金属硅化物。
14.如权利要求10所述的二极管阵列，其特征在于，位于各埋入式金属线的经对应的绝缘层曝露的该侧壁的多个部份上的所述多个接点彼此分开。
15.如权利要求10所述的二极管阵列，其特征在于，位于各埋入式金属线的经对应的绝缘层曝露的该侧壁的多个部份上的所述多个接点彼此连接。
16.如权利要求10所述的二极管阵列，其特征在于，所述多个接点的上端低于该基底的表面，且所述多个接点的下端高于所述多个第一掺杂区的底面。
17.如权利要求10所述的二极管阵列，其特征在于，各埋入式金属线包括 一下部金属线，包括一第一金属层与位于该第一金属层的侧壁与底部的一第一阻障层；以及 一上部金属线，位于该下部金属线上且包括一第二金属层与位于该第二金属层的侧壁与底部的一第二阻障层， 其中该接点位于该第二阻障层与该第一掺杂区之间。
18.如权利要求17所述的二极管阵列，其特征在于，还包括多个顶覆层，分别配置于该基底中且位于所述多个上部金属线上。
19.如权利要求17所述的二极管阵列，其特征在于，所述多个第一金属层与所述多个第二金属层的材料包括钨，且所述多个第一阻障层与所述多个第二阻障层的材料包括钛/氮化钛。
全文摘要
本发明公开了一种垂直式二极管元件及二极管阵列。埋入式金属线配置于具有第一导电型的基底中。绝缘层配置于基底与埋入式金属线之间，且曝露埋入式金属线的侧壁的一部分。接点配置于基底中，且位于埋入式金属线的经绝缘层曝露的侧壁的部分上。具有第二导电型的第一掺杂区配置于基底中且位于埋入式金属线的一侧。第一掺杂区与接点接触，且接点的阻值低于第一掺杂区的阻值。具有第一导电型的第二掺杂区配置于第一掺杂区中。第二掺杂区未与接点接触。本发明提供的垂直式二极管元件及二极管阵列，可减小基极串联电阻，其一方面可达成小的存储器元件尺寸，另一方面可保有大的存储器阵列。
文档编号H01L29/861GK102956716SQ20111025201
公开日2013年3月6日 申请日期2011年8月26日 优先权日2011年8月26日
发明者许峻铭, 张文岳 申请人:华邦电子股份有限公司