专利名称：半导体模块及包括该半导体模块的半导体装置的制作方法
技术领域：
本公开在此涉及一种半导体模块及包括该半导体模块的半导体装置，更具体地讲，涉及一种应用于半导体存储器的半导体模块以及包括该半导体模块的半导体装置。
背景技术：
随着存储装置的集成度的提高，目前的趋势在于增加应用于半导体存储器的接头 (tap)的数量。然而，在实施数量增加的接头的过程中出现了缺少设计空间的限制。为了在不增加存储装置的尺寸的情况下构造具有更多数量的接头的存储装置，应该减小接头之间的间距(pitch)。接头之间间距的减小可能会导致接头之间发生短路。另外，在存储装置上增加接头的数量导致需要更大的力才能将存储装置插入到插槽中，这可能会损坏存储装置。
发明内容
本公开涉及一种半导体模块，所述半导体模块在不增加存储装置的尺寸或者不减小接头之间的间距的情况下包括数量增加的接头。本公开还涉及一种包括所述半导体模块的半导体装置。根据本发明构思的示例性实施例的半导体模块可包括板，包括芯片区域、第一接头区域和第二接头区域；多个半导体芯片，安装在所述板的芯片区域中；多个第一接头，设置在第一接头区域中，并被构造成将电信号发送到所述多个半导体芯片或者从所述多个半导体芯片接收电信号；多个第二接头，设置在第二接头区域中，并被构造成将电信号发送到所述多个半导体芯片或者从所述多个半导体芯片接收电信号，其中，第一接头区域具有第一宽度并沿第一方向延伸，第二接头区域设置在第一接头区域之下，第二接头区域具有第二宽度并沿第一方向延伸，第二宽度小于第一宽度。在一些实施例中，芯片区域可具有第一宽度并可沿第一方向延伸。在其他实施例中，所述板可包括后表面，包括第一竖直表面；前表面，包括第二竖直表面、设置在第二竖直表面之下的第三竖直表面以及将第二竖直表面与第三竖直表面连接的水平表面，其中，与第三竖直表面相比，第二竖直表面从第一竖直表面进一步突出。在其他实施例中，芯片区域、第一接头区域和第二接头区域可设置在所述板的前表面上，芯片区域可以是第二竖直表面的上部区域，第一接头区域可以是第二竖直表面的下部区域，第二接头区域可设置在第三竖直表面上。在其他实施例中，芯片区域可具有第三宽度并可沿第一方向延伸，第三宽度大于
第一宽度。在其他实施例中，所述板可包括后表面，包括第一竖直表面；前表面，包括第二竖直表面、设置在第二竖直表面之下的第三竖直表面、设置在第三竖直表面之下的第四竖直表面、将第二竖直表面与第三竖直表面连接的第一水平表面以及将第三竖直表面与第四竖直表面连接的第二水平表面，其中，与第三竖直表面相比，第二竖直表面从第一竖直表面进一步突出，与第四竖直表面相比，第三竖直表面从第一竖直表面进一步突出。在其他实施例中，芯片区域、第一接头区域和第二接头区域可设置在所述板的前表面上，芯片区域可设置在第二竖直表面上，第一接头区域可设置在第三竖直表面上，第二接头区域可设置在第四竖直表面上。在其他实施例中，所述板可包括后表面，包 括第一竖直表面、设置在第一竖直表面之下的第二竖直表面以及将第一竖直表面与第二竖直表面连接的第一水平表面；前表面，包括位于第一竖直表面的反面上的第三竖直表面、位于第二竖直表面的反面上的第四竖直表面以及将第三竖直表面与第四竖直表面连接的第二水平表面，其中，与第二竖直表面相比，第一竖直表面从所述板的沿宽度方向的中心平面进一步突出，与第四竖直表面相比，第三竖直表面从所述板的沿宽度方向的中心平面进一步突出。在其他实施例中，芯片区域、第一接头区域和第二接头区域可设置在所述板的后表面和前表面两者上，芯片区域可以是第一竖直表面的上部区域和第三竖直表面的上部区域，第一接头区域可以是第一竖直表面的下部区域和第三竖直表面的下部区域，第二接头区域可设置在第二竖直表面和第四竖直表面上。在其他实施例中，所述板可包括后表面，包括第一竖直表面、设置在第一竖直表面之下的第二竖直表面、设置在第二竖直表面之下的第三竖直表面、将第一竖直表面与第二竖直表面连接的第一水平表面以及将第二竖直表面与第三竖直表面连接的第二水平表面；前表面，包括位于第一竖直表面的反面上的第四竖直表面、位于第二竖直表面的反面上的第五竖直表面、位于第三竖直表面的反面上的第六竖直表面、将第四竖直表面与第五竖直表面连接的第三水平表面以及将第五竖直表面与第六竖直表面连接的第四水平表面，其中，与第二竖直表面相比，第一竖直表面从所述板的沿宽度方向的中心平面进一步突出，与第三竖直表面相比，第二竖直表面从所述板的沿宽度方向的中心平面进一步突出，与第五竖直表面相比，第四竖直表面从所述板的沿宽度方向的中心平面进一步突出，与第六竖直表面相比，第五竖直表面从所述板的沿宽度方向的中心平面进一步突出。在其他实施例中，芯片区域、第一接头区域和第二接头区域可设置在所述板的后表面和前表面两者上，芯片区域可设置在第一竖直表面和第四竖直表面上，第一接头区域可设置在第二竖直表面和第五竖直表面上，第二接头区域可设置在第三竖直表面和第六竖直表面上。在其他实施例中，将所述多个半导体芯片与所述多个第一接头和所述多个第二接头电连接的多个电路可设置在所述板的内部，所述多个电路中的至少一个直接连接到所述多个第二接头。在本发明构思的其他示例性实施例中，一种半导体装置可包括半导体模块，包括板、多个半导体芯片、多个第一接头和多个第二接头；插槽，被构造成容纳半导体模块，所述插槽具有与半导体模块对应的内部结构，其中，所述板可包括芯片区域，所述多个半导体芯片安装在芯片区域中；第一接头区域，所述多个第一接头设置在第一接头区域中；第二接头区域，所述多个第二接头设置在第二接头区域中，第二接头区域设置在第一接头区域之下，第一接头区域具有第一宽度，第二接头区域具有比第一宽度小的第二宽度。在一些实施例中，所述插槽可包括主体，被构造成接纳半导体模块的插入；多个第一插脚，设置在与半导体模块的所述多个第一接头对应的第一位置；多个第二插脚，设置在与半导体模块的所述多个第二接头对应的第二位置。在其他实施例中，所述主体可包括第一内壁，包括第一竖直表面；第二内壁，面对第一内壁，第二内壁包括第二竖直表面、设置在第二竖直表面之下的第三竖直表面以及将第二竖直表面与第三竖直表面连接的水平表面，其中，与第二竖直表面相比，第三竖直表面朝第一竖直表面进一步突出。在其他实施例中，所述多个第一插脚可设置在第二竖直表面上，所述多个第二插脚可设置在第三竖直表面上，所述多个第一插脚中的每个第一插脚和所述多个第二插脚中的每个第二插脚可具有相同的尺寸。在其他实施例中，所述主体可包括第一内壁，包括第一竖直表面；第二内壁，包括面对第一竖直表面的第二竖直表面，其中，所述多个第一插脚设置在第二竖直表面的上部区域中，所述多个第二插脚设置在第二竖直表面的下部区域中，所述多个第二插脚中的每个第二插脚比所述多个第一插脚中的每个第一插脚大。在其他实施例中，所述主体可包括第一内壁，包括第一竖直表面、设置在第一竖直表面之下的第二竖直表面以及将第一竖直表面与第二竖直表面连接的第一水平表面；第二内壁，包括面对第一竖直表面的第三竖直表面、面对第二竖直表面并设置在第三竖直表面之下的第四竖直表面以及将第三竖直表面与第四竖直表面连接的第二水平表面，其中， 与第一竖直表面相比，第二竖直表面朝第二内壁进一步突出，与第三竖直表面相比，第四竖直表面朝第一内壁进一步突出。在其他实施例中，所述多个第一插脚可设置在第一竖直表面和第三竖直表面上， 所述多个第二插脚可设置在第二竖直表面和第四竖直表面上，所述多个第一插脚中的每个第一插脚和所述多个第二插脚中的每个第二插脚具有基本上相同的尺寸。在其他实施例中，所述主体可包括第一内壁，包括第一竖直表面；第二内壁，包括面对第一竖直表面的第二竖直表面，其中，所述多个第一插脚设置在第一竖直表面的上部区域和第二竖直表面的上部区域中，所述多个第二插脚设置在第一竖直表面的下部区域和第二竖直表面的下部区域中，所述多个第二插脚中的每个第二插脚比所述多个第一插脚中的每个第一插脚大。
包括附图以提供对本发明构思的进一步理解，附图包含在本说明书中并构成本说明书的一部分。附图示出了本发明构思的示例性实施例，并与实施方式一起用于解释本发明构思的原理。在附图中图IA是示出根据本发明构思的非限制性实施例的半导体装置的透视图；图IB是示出图IA的半导体装置的半导体模块的局部透视图；图IC是示出图IA的半导体装置的插槽的局部透视图； 图ID是示出根据本发明构思的非限制性实施例的半导体装置的剖视图；图2是示出根据本发明构思的另一非限制性实施例的半导体装置的剖视图3A是示出根据本发明构思的非限制性实施例的半导体装置的透视图；图3B是示出图3A的半导体装置的半导体模块的局部透视图；图3C是示出根据本发明构思的非限制性实施例的半导体装置的剖视图；图3D是示出 根据本发明构思的另一非限制性实施例的半导体装置的剖视图；图4A是示出根据本发明构思的非限制性实施例的半导体装置的透视图；图4B是示出图4A的半导体装置的半导体模块的局部透视图；图4C是示出图4A的半导体装置的插槽的局部透视图；图4D是示出根据本发明构思的另一非限制性实施例的半导体装置的剖视图；图5是示出根据本发明构思的另一非限制性实施例的半导体装置的剖视图；图6A是示出根据本发明构思的非限制性实施例的半导体装置的透视图；图6B是示出图6A的半导体装置的半导体模块的局部透视图；图6C是示出根据本发明构思的另一非限制性实施例的半导体装置的剖视图；图6D是示出根据本发明构思的另一非限制性实施例的半导体装置的剖视图。
具体实施例方式以下，将参照附图更加详细地描述本发明构思的示例性实施例。然而，本发明构思可以以不同的形式实施，并且不应该被解释为限于在此阐述的示例。相反，在此仅提供非限制性实施例，以使本公开将更加彻底和完整，从而将本发明构思的范围充分传达给本领域技术人员。应该理解的是，当元件被称为“在”另一元件“上”时，它可直接在另一元件上或者还可存在中间元件。在附图中，为了图示清楚，会夸大元件的尺寸。将利用本发明构思的剖视图和/或平面图描述具体实施方式
中的实施例。在附图中，为了图示清楚，会夸大层和区域的尺寸。因此，可根据制造技术和/或允许误差来修改各视图的形状。因此，本发明构思的实施例不限于在各视图中示出的具体形状，而可包括可根据制造工艺生成的其他形状。例如，被示出为直角的蚀刻区域可具有圆形或者具有曲率半径的弧形。附图中示出的区域具有一般特性，并用于示出半导体封装区域的具体形状。因此，这不应该被解释为对本发明构思的范围的限制。尽管在本发明构思的各实施例中使用像第一和第二的术语来描述各元件，但是这些元件不受这些术语限制。这些术语仅用于将一个元件与另一元件区分开。在此示出和描述的实施例可包括其补充实施例。在下面的描述中，技术术语仅用于解释各实施例而非限制本发明构思。除非相反地指出，否则单数形式的术语可包括复数形式。“包括”或“包含”的意思说明存在元件，但不排除存在其他元件。以下，将结合附图描述本发明构思的非限制性实施例。(半导体装置第一实施例)图IA是示出根据本发明构思的非限制性实施例的半导体装置的透视图。图IB是示出图IA的半导体装置的半导体模块的局部透视图。图IC是示出图IA的半导体装置的插槽的局部透视图。图ID是示出根据本发明构思的非限制性实施例的半导体装置的剖视图。参照图IA至图1D，半导体装置10可包括半导体模块100 ；插槽120，半导体模块100可被插入到插槽120中。半导体模块100可包括板101、多个半导体芯片108、多个第一接头110和多个第二接头112。板101可具有矩形平面形状并可沿宽度方向(即，厚度方向)延伸。例如，板101 可以是印刷电路板(PCB)。印刷电路板的多个电路114可将多个半导体芯片108电连接到多个第一接头110和多个第二接头112。板10 1的一个表面可设置在另一表面的反面上。根据本发明构思的一些实施例， 板101的所述一个表面可包括第一竖直表面V1，板101的与所述一个表面相反的所述另一表面可包括第二竖直表面V2以及设置在第二竖直表面V2之下的第三竖直表面v3。与第三竖直表面V3相比，第二竖直表面V2可从第一竖直表面V1进一步突出。第一水平表面H1可将板101的所述另一表面的第二竖直表面V2与第三竖直表面V3连接。板101可包括芯片区域102、第一接头区域104和第二接头区域106。芯片区域 102和第一接头区域104可具有相同的第一宽度(S卩，厚度)W1并可沿第一方向延伸。第二接头区域106可具有与第一宽度W1不同的第二宽度W2并可沿第一方向延伸。第二宽度W2 小于第一宽度Wp在这一点上，第一宽度W1可以是第一竖直表面V1与第二竖直表面V2之间的宽度，第二宽度W2可以是第一竖直表面V1与第三竖直表面V3之间的宽度。根据本发明构思的一些实施例，芯片区域102、第一接头区域104和第二接头区域 106可被设置在板的一个表面上。芯片区域102可以是第二竖直表面V2的上部区域。第一接头区域104可以是第二竖直表面V2的下部区域。第二接头区域106可被设置在第三竖直表面V3上。第一接头110可被设置在第一接头区域104中。根据本发明构思的非限制性实施例，第一接头110可被布置为彼此隔开。这里，被布置为彼此隔开的第一接头110的布置结构■称为串阵歹Ij结构(string array structure)。第一接头110可从外部到半导体芯片108或者从半导体芯片108到外部发送/ 接收电信号。每个第一接头110的一侧可被电连接到插槽120的每个第一插脚(socket pin) 124，并且每个第一接头110的另一侧可被电连接到每个电路114。第一接头110可与第一插脚124直接接触并可被直接/间接地连接到板101的电路114。第二接头112可被设置在第二接头区域106中。根据本发明构思的非限制性实施例，第二接头112可被布置为沿第一方向彼此隔开。第二接头112可具有与第一接头110 的布置结构基本上相同的布置结构。当第一接头110具有串阵列结构时，第二接头112也可具有串阵列结构。第二接头112可从外部到半导体芯片108或者从半导体芯片108到外部发送/接收电信号。每个第二接头112的一侧可被电连接到插槽120的每个第二插脚126，并且每个第二接头112的另一侧可被电连接到每个电路114。第二接头112可与第二插脚126直接接触并可被直接/间接地连接到板101的电路114。根据本发明构思的一些实施例，第二接头区域106的宽度可小于或者基本上小于芯片区域102或者第一接头区域104的宽度，因此设置在第二接头区域106中的第二接头 112可被直接连接到板101的电路。具体地讲，被直接连接到第二接头112的电路114可被施加地电位。
在实施例中，描述了具有第一接头110和第二接头112的半导体模块100，但是本发明构思并非将半导体模块100的接头结构限于具有两串阵列的接头结构。例如，可减小接头的尺寸，从而可在第二接头112之下进一步设置具有多串阵列的接头。在这一点上，根据接头的数量，板101可具有向下逐渐变窄的宽度。插槽120可包括主体122 ；多个第一插脚124，布置在主体122的内部；多个第二插脚126，布置在多个第一插脚124之下。主体122可具有与半导体模块100的结构对应的结构。具体地讲，半导体模块100 被插入到插槽120中，因此，主体122可具有与半导体模块100的外部结构对应的内部结构。主体122可具有用于插入半导体模块100的结构。例如，主体122可具有上部敞开的中空的立方体结构。主体122可具有等于或大于板101的第一接头区域104和第二接头区域106的第一总高度Ii1的第二总高度h2。主体122的一个内表面可被设置为面对另一内表面。主体122的所述一个内表面可包括第四竖直表面V4。主体122的所述另一内表面可包括第五竖直表面V5 ；第六竖直表面V6,设置在第五竖直表面V5之下；第二水平表面H2,将第五竖直表面V5与第六竖直表面V6连接。与第五竖直表面V5相比，第六竖直表面V6可进一步突出。主体122可具有上部空间，限定在第四竖直表面V4和第五竖直表面V5之间，并具有第三宽度W3 ；下部空间，限定在第四竖直表面V4和第六竖直表面V6之间，并具有第四宽度 w4。由于第六竖直表面V6比第五竖直表面V5进一步突出，因此第三宽度W3可比第四宽度W4 大。第三宽度W3可与第一宽度W1基本上相同，第四宽度W4可与第二宽度W2基本上相同。第一插脚124可被设置在第五竖直表面V5上。第一插脚124可具有与第一接头 110的布置结构对应的布置结构。根据本发明构思的一些实施例，第一插脚124可被布置为沿第一方向彼此隔开。例如，第一插脚124可被设置为等间隔。第一插脚124可具有与第一接头110的间距基本上相同的间距。第二插脚126可被设置在第六竖直表面V6上。第二插脚126可具有与第二接头 112的布置结构对应的布置结构。根据本发明构思的一些实施例，第二插脚126可被布置为沿第一方向彼此隔开。例如，第二插脚126可被设置为等间隔。第二插脚126可具有与第二接头112的间距基本上相同的间距。此外，第二插脚126可以按照与第一插脚124的布置结构基本上相同的布置结构布置。根据本发明构思的一些实施例，每个第二插脚126可具有与每个第一插脚124的结构和尺寸基本上相同的结构和尺寸。如上所述，当将半导体模块100插入到插槽120中时，第一插脚124可被电连接到第一接头110，第二插脚126可被电连接到第二接头112。例如，第一插脚124可与第一接头110接触，第二插脚126可与第二接头112接触。根据本发明构思的实施例，可以按照多串阵列结构在半导体模块100的板101上设置多个接头，因此可在防止接头之间发生短路的情况下设置多个接头。另外，包括更多数量的接头的半导体模块100可应用于具有提高的集成度的存储装置。在半导体模块100的板101的结构中， 第二接头区域106可具有比第一接头区域 104的宽度小的宽度。半导体模块100被插入到其中的插槽的内部结构可具有用于限定狭窄的下部空间的突出的下部。这样，半导体模块100可具有与插槽120的内部结构互补的结构，从而降低在将半导体模块100插入到插槽120中时施加到半导体模块100的插入力。 另外，半导体模块100可具有宽度窄小的下部，从而防止在将半导体模块100插入到插槽 120中时损坏半导体模块100。(半导体装置第二实施例)图2是示出根据本发明构思的另一非限制性实施例的半导体装置的剖视图。参照图IA和图2，半导体装置10可包 括半导体模块100和插槽130。半导体模块 100可包括板101、半导体芯片108、第一接头110和第二接头112。图2的半导体模块100 和插槽130与图IA至图ID的半导体模块100和插槽120基本上相同。因此，在第二实施例中，除了插槽130的结构以外，将不提供对半导体模块100的详细描述。参照图2，插槽130可包括主体132、第一插脚134和第二插脚136。主体132的一个内表面可被设置为面对另一内表面。主体132的所述一个内表面可包括第四竖直表面v4。所述另一内表面可包括第五竖直表面V5。主体132可具有由第四竖直表面V4和第五竖直表面V5限定的内部空间。该空间可具有特定宽度。第一插脚134可被设置在主体132内的上部。第二插脚136可被设置在主体132 内的下部。根据本发明构思的一些实施例，每个第一插脚134的结构可与每个第二插脚136 的结构相同。然而，第一插脚134的第一尺寸S1可小于第二插脚136的第二尺寸S2。在参照图IA至图ID的第一实施例中所描述的插槽的另一表面中，第六竖直表面 V6具有比第五竖直表面V5进一步突出的结构，并且第一插脚124的尺寸与第二插脚126的尺寸相同。然而，在第二实施例中，插槽130内的另一表面不具有突出结构，并且第二插脚 136的尺寸与第一插脚134的尺寸不同，从而实现了与根据本发明构思的第二实施例的插槽130的结构对应的特征。(半导体装置第三实施例)图3A是示出根据本发明构思的非限制性实施例的半导体装置的透视图。图3B是示出图3A的半导体装置的半导体模块的局部透视图。图3C是示出根据本发明构思的非限制性实施例的半导体装置的剖视图。图3D是示出根据本发明构思的另一实施例的半导体装置的剖视图。参照图3A至图3D，半导体装置20可包括半导体模块200以及包括主体222的插槽120或130。半导体模块200可包括板201、半导体芯片208、第一接头210和第二接头 212。板201的电路214可将半导体芯片208电连接到第一接头210和第二接头212。图3A 至图3D的半导体模块200以及插槽120或130与图IA至图ID和图2的半导体模块100 以及插槽120或130基本上相同。因此，在第三实施例中，除了板的结构以外，将不提供对半导体模块200以及插槽120或130的详细描述。板201的一个表面可设置在另一表面的反面上。根据本发明构思的一些实施例， 板201的所述一个表面可包括第一竖直表面V1。板201的所述另一表面可包括第二竖直表面V2、设置在第二竖直表面V2之下的第三竖直表面V3以及设置在第三竖直表面V3之下的第四竖直表面V4。另外，板201的所述另一表面还可包括第一水平表面H1，将第二竖直表面 V2与第三竖直表面V3连接；第二水平表面H2，将第三竖直表面V3与第四竖直表面V4连接。板201可包括芯片区域202，具有第一宽度W1并沿第一方向延伸；第一接头区域204，具有比第一宽度W1小的第二宽度W2并沿第一方向延伸；第二接头区域206，具有比第二宽度W2小的第三宽度W3并沿第一方向延伸。第一接头区域204可被设置在芯片区域202 之下。第二接头区域206可被设置在第一接头区域204之下。根据本发明构思的一些实施例，芯片区域202可被设置在第二竖直表面V2上，第一接头区域204可被设置在第三竖直表面V3上，第二接头区域206可被设置在第四竖直表面V4上。与图IA至图ID的第一实施例的板101的结构相比，在第三实施例中，板201的结构已被改变。具体地讲，芯片区域202的结构已被改变，但这种改变不影响插槽的结构。因此，根据示例，插槽的结构可与如 图ID中所示的第一实施例的插槽120的结构基本上相同。 根据另一示例，插槽的结构可与如图2中所示的第二实施例的插槽130的结构基本上相同。(半导体装置第四实施例)图4A是示出根据本发明构思的非限制性实施例的半导体装置的透视图。图4B是示出图4A的半导体装置的半导体模块的局部透视图。图4C是示出图4A的半导体装置的插槽的局部透视图。图4D是示出根据本发明构思的非限制性实施例的半导体装置的剖视图。参照图4A至图4D，半导体装置30可包括半导体模块300和插槽320。半导体模块 300可包括板301、半导体芯片308、第一接头310和第二接头312。板301的电路314可将半导体芯片308电连接到第一接头310和第二接头312。图4A至图4D的半导体模块300 和插槽320与图IA至图ID的半导体模块100和插槽120基本上相同。因此，在第四实施例中，除了插槽320的结构以外，将不提供对半导体模块300的详细描述。板301的一个表面可设置在另一表面的反面上。根据本发明构思的一些实施例， 板301的所述一个表面可包括第一竖直表面V1以及设置在第一竖直表面V1之下的第二竖直表面V2。另外，板301的所述一个表面还可包括将第一竖直表面V1与第二竖直表面V2连接第一水平表面H1。板301的所述另一表面可包括第三竖直表面V3，位于第一竖直表面V1的反面上； 第四竖直表面V4，位于第二竖直表面V2的反面上。另外，板301的所述另一表面还可包括将第三竖直表面V3与第四竖直表面V4连接的第二水平表面H2。在这一点上，第二水平表面 H2可以以与第一水平表面H1的高度基本上相同的高度设置。板301可包括芯片区域302 ；第一接头区域304，具有第一宽度W1并沿第一方向延伸；第二接头区域306，具有与第一宽度巧不同的第二宽度^并沿第一方向延伸。这里， 第一宽度W1可以是第一竖直表面V1和第三竖直表面V3之间的宽度，第二宽度W2可以是第二竖直表面V2和第四竖直表面V4之间的宽度。芯片区域302、第一接头区域304和第二接头区域306可被设置在板301的两个表面上。更加详细地讲，芯片区域302可以是第一竖直表面V1的上部区域以及第三竖直表面V3的上部区域。第一接头区域304可以是第一竖直表面V1的下部区域以及第三竖直表面V3的下部区域。第二接头区域306可被设置在第二竖直表面V2和第四竖直表面V4上。半导体芯片308可被设置在板301的芯片区域302中。这里，设置在板301的第一竖直表面V1的上部区域中的半导体芯片308可被布置在与设置在板301的第三竖直表面％的上部区域中的半导体芯片308的位置对应的位置。此外，半导体芯片308可被布置为沿第一方向彼此隔开。例如，半导体芯片308可被布置为等间隔。第一接头310可被设置在板301的第一接头区域304中。第一接头区域304可以是第一竖直表面V1的下部区域以及第三竖直表面V3的下部区域。设置在板301的第一竖直表面V1的下部区域中的第一接头310可被布置在与设置在板301的第三竖直表面V3的下部区域中的第一接头310的位置对应的位置。第一接头310可被布置为沿第一方向彼此隔开。例如，第一接头310可被布置为等间隔。第二接头312可被设置在板301的第二接头区域306中。第二接头区域306可被设置在第二竖直表面V2和第四竖直表面V4上。设置在板301的第二竖直表面V2上的第二接头312可被布置在与设置在板301的第四竖直表面V4上的第二接头312的位置对应的位置。第二接头312可被布置为沿第一方向彼此隔开。例如，第二接头312可被布置为等间隔。
参照图4C，插槽320可包括主体322 ；第一插脚324，布置在主体322的内部；第二插脚326，布置在第一插脚324之下。主体322的一个内表面可被设置为面对另一内表面。根据本发明构思的一些实施例，主体322的所述一个内表面可包括第五竖直表面V5以及设置在第五竖直表面V5之下的第六竖直表面V6。第六竖直表面V6可被设置为比第五竖直表面V5进一步突出。另外，主体 322的所述一个内表面还可包括将第五竖直表面V5与第六竖直表面V6连接的第三水平表面H3O主体322的所述另一内表面可包括第七竖直表面V7，面对第五竖直表面V5 ；第八竖直表面\，面对第六竖直表面\。第八竖直表面V8可被设置为比第七竖直表面V7进一步突出。另外，主体322的所述另一内表面还可包括将第七竖直表面V7与第八竖直表面V8连接的第四水平表面H4。第四水平表面H4可以以与第三水平表面H3的高度基本上相同的高度设置。在主体322内部由第五竖直表面V5和第七竖直表面V7限定的上部空间可具有第三宽度W3。在主体322内部由第六竖直表面V6和第八竖直表面V8限定的下部空间可具有第四宽度W4。由于第六竖直表面V6比第五竖直表面V5进一步突出并且第八竖直表面V8比第七竖直表面V7进一步突出的结构，因此，第四宽度W4可小于第三宽度W3。第一插脚324可被设置在第五竖直表面V5和第七竖直表面V7上。第二插脚326 可被设置在第六竖直表面V6和第八竖直表面V8上。每个第一插脚324的结构和尺寸与每个第二插脚326的结构和尺寸基本上相同。当将板301插入到插槽320中时，第一插脚324可与第一接头310接触，第二插脚 326可与第二接头312接触。除了半导体芯片308、第一接头310和第二接头312被设置在板301的两个表面上并且第一插脚324和第二插脚326被设置在插槽320内部的两个表面上以外，第四实施例的半导体装置可与图IA至图ID的第一实施例的半导体装置基本上相同。因此，与尺寸相同的传统的半导体装置相比，根据本发明构思的第四实施例的半导体装置可包括更多数量的接头和插脚，因此，可提供具有提高的集成度的半导体装置。(半导体装置第五实施例)图5是示出根据本发明构思的另一非限制性实施例的半导体装置的剖视图。
参照图4A和图5，半导体装置30可包括半导体模块300和插槽330。半导体模块 300可包括板301、半导体芯片308、第一接头310和第二接头312。图5的半导体模块300 和插槽330与图4A至图4D的半导体模块300和插槽320基本上相同。因此，在第五实施例中，除了插槽330的结构以外，将不提供对半导体模块300的详细描述。
插槽330可包括主体332 ；第一插脚334，布置在主体332的内部；第二插脚336， 布置在第一插脚334之下。主体332的一个内表面可被设置为面对另一内表面。主体332的所述一个内表面可包括第五竖直表面V5。主体332的所述另一内表面可包括第六竖直表面V6。主体332可具有由第五竖直表面V5和第六竖直表面V6限定的内部空间。该空间可具有特定宽度。第一插脚334可设置在第五竖直表面V5的上部区域和第六竖直表面V6的上部区域上，以彼此面对。另外，第二插脚336可设置在第五竖直表面V5的下部区域和第六竖直表面V6的下部区域上，以彼此面对。根据本发明构思的一些实施例，每个第一插脚334的结构可与每个第二插脚336 的结构相同，但是，第一插脚334的第一尺寸S1可小于第二插脚336的第二尺寸S2。除了插脚被设置在插槽320内部的两个表面上以外，第五实施例的插槽的结构可与图2的第二实施例的插槽130的结构基本上相同。因此，与尺寸相同的传统的半导体装置相比，根据本发明构思的第五实施例的半导体装置30可包括更多数量的插脚，因此，可提供具有提高的集成度的半导体装置30。(半导体装置第六实施例)图6A是示出根据本发明构思的非限制性实施例的半导体装置的透视图。图6B是示出图6A的半导体装置的半导体模块的局部透视图。图6C是示出根据本发明构思的另一实施例的半导体装置的剖视图。图6D是示出根据本发明构思的另一实施例的半导体装置的剖视图。参照图6A至图6D，半导体装置40可包括半导体模块400以及插槽320或330。 半导体模块400可包括板401、半导体芯片408、第一接头410和第二接头412。板401的电路414可将半导体芯片408电连接到第一接头410和第二接头412。图6A至图6D的半导体模块400以及插槽320或330与图4A至图4D和图5的半导体模块300以及插槽320 或330基本上相同。因此，在第六实施例中，除了插槽320的结构以外，将不提供对半导体模块400的详细描述。板401的一个表面可设置在另一表面的反面上。根据本发明构思的一些实施例， 板401的所述一个表面可包括第一竖直表面V1 ；第二竖直表面V2,设置在第一竖直表面V1 之下；第三竖直表面V3，设置在第二竖直表面V2之下。板401的所述一个表面还可包括第一水平表面H1，将第一竖直表面V1与第二竖直表面V2连接；第二水平表面H2，将第二竖直表面V2与第三竖直表面V3连接。板401的所述另一表面可包括第四竖直表面V4，位于第一竖直表面V1的反面上； 第五竖直表面V5，位于第二竖直表面V2的反面上；第六竖直表面V6，位于第三竖直表面V3 的反面上。板401的所述另一表面还可包括第三水平表面H3，将第四竖直表面V4与第五竖直表面V5连接；第四水平表面H4，将第五竖直表面V5与第六竖直表面V6连接。在这一点上，第三水平表面H3可以以与第一水平表面H1的高度基本上相同的高度设置，第四水平表面H4可以以与第二水平表面H2的高度基本上相同的高度设置。板401可包括芯片区域402，具有第一宽度W1并沿第一方向延伸；第一接头区域 404，具有比第一宽度W1小的第二宽度W2并沿第一方向延伸；第二接头区域406，具有比第二宽度W2小的第三宽度W3并沿第一方向延伸。根据本发 构思的一些实施例，芯片区域402、第一接头区域404和第二接头区域 406可被设置在板401的两个表面上。更加详细地讲，芯片区域402可被设置在第一竖直表面V1和第四竖直表面V4上，第一接头区域404可被设置在第二竖直表面V2和第五竖直表面V5上，第二接头区域406可被设置在第三竖直表面V3和第六竖直表面V6上。与图4A至图4D的第四实施例的板301的结构相比，在第六实施例中，板401的结构已被改变。具体地讲，芯片区域402的结构已被改变，但这种改变不影响插槽的结构。因此，根据示例，插槽的结构可与如图4D中所示的第四实施例的插槽320的结构基本上相同。 根据另一示例，插槽的结构可与如图5中所示的第五实施例的插槽330的结构基本上相同。根据本发明构思的实施例，可以按照多串阵列结构在半导体模块的板上设置多个接头，从而防止接头之间发生短路。另外，包括多个接头的半导体模块可应用于具有提高的集成度的存储模块。在半导体模块的板结构中，第二接头区域的宽度可比第一接头区域的宽度小。半导体模块被插入到其中的插槽的内部结构可具有突出的下部，因此限定了狭窄的下部空间。这样，半导体模块可具有与插槽的内部结构互补的结构，因此，可降低在将半导体模块插入到插槽中时施加到半导体模块的插入力。另外，半导体模块可具有宽度窄小的下部，从而防止在将半导体模块插入到插槽中时损坏半导体模块。以上公开的主题将被认为是说明性的而非限制性的，权利要求意在包括属于本发明构思的真正精神和范围内的所有这样的变型、改进和其他实施例。因此，在法律允许的最大范围内，本发明构思的范围将由权利要求及其等同物的允许的最宽泛的解释来确定，并且不应该受上述具体实施方式
约束或限制。
权利要求
1.一种半导体模块，包括板，包括芯片区域、第一接头区域和第二接头区域，第一接头区域具有第一宽度并沿第一方向延伸，第二接头区域设置在第一接头区域之下，第二接头区域具有第二宽度并沿第一方向延伸，第二宽度小于第一宽度；多个半导体芯片，设置在板的芯片区域中；多个第一接头，设置在第一接头区域中，所述多个第一接头被构造成将电信号发送到所述多个半导体芯片或者从所述多个半导体芯片接收电信号；多个第二接头，设置在第二接头区域中，所述多个第二接头被构造成将电信号发送到所述多个半导体芯片或者从所述多个半导体芯片接收电信号。
2.如权利要求1所述的半导体模块，其中，所述芯片区域具有第一宽度。
3.如权利要求1所述的半导体模块，其中，所述板包括 第一竖直表面；第二竖直表面，与第一竖直表面相反； 第三竖直表面，设置在第二竖直表面之下； 水平表面，将第二竖直表面与第三竖直表面连接，其中，与第三竖直表面相比，第二竖直表面更加远离第一竖直表面，所述芯片区域是第二竖直表面的上部区域，所述第一接头区域是第二竖直表面的下部区域，所述第二接头区域设置在第三竖直表面上。
4.如权利要求1所述的半导体模块，其中，所述芯片区域具有第三宽度并沿第一方向延伸，第三宽度大于第一宽度。
5.如权利要求1所述的半导体模块，其中，所述板包括 第一竖直表面；第二竖直表面，与第一竖直表面相反； 第三竖直表面，设置在第二竖直表面之下； 第四竖直表面，设置在第三竖直表面之下； 第一水平表面，将第二竖直表面与第三竖直表面连接； 第二水平表面，将第三竖直表面与第四竖直表面连接，其中，与第三竖直表面相比，第二竖直表面更加远离第一竖直表面，与第四竖直表面相比，第三竖直表面更加远离第一竖直表面，所述芯片区域设置在第二竖直表面上，所述第一接头区域设置在第三竖直表面上，所述第二接头区域设置在第四竖直表面上。
6.如权利要求1所述的半导体模块，其中，所述板包括 第一竖直表面；第二竖直表面，设置在第一竖直表面之下； 第一水平表面，将第一竖直表面与第二竖直表面连接； 第三竖直表面，与第一竖直表面相反； 第四竖直表面，与第二竖直表面相反； 第二水平表面，将第三竖直表面与第四竖直表面连接，其中，与第二竖直表面相比，第一竖直表面更加远离所述板的沿宽度方向的中心平面， 与第四竖直表面相比，第三竖直表面更加远离所述板的沿宽度方向的中心平面，所述芯片区域是第一竖直表面的上部区域和第三竖直表面的上部区域，所述第一接头区域是第一竖直表面的下部区域和第三竖直表面的下部区域，所述第二接头区域设置在第二竖直表面和第四竖直表面上。
7.如权利要求1所述的半导体模块，其中，所述板包括第一竖直表面；第二竖直表面，设置在第一竖直表面之下； 第三竖直表面，设置在第二竖直表面之下； 第一水平表面，将第一竖直表面与第二竖直表面连接； 第二水平表面，将第二竖直表面与第三竖直表面连接； 第四竖直表面，与第一竖直表面相反； 第五竖直表面，与第二竖直表面相反； 第六竖直表面，与第三竖直表面相反； 第三水平表面，将第四竖直表面与第五竖直表面连接； 第四水平表面，将第五竖直表面与第六竖直表面连接，其中，与第二竖直表面相比，第一竖直表面更加远离所述板的沿宽度方向的中心平面， 与第三竖直表面相比，第二竖直表面更加远离所述板的沿宽度方向的中心平面，与第五竖直表面相比，第四竖直表面更加远离所述板的沿宽度方向的中心平面，与第六竖直表面相比，第五竖直表面更加远离所述板的沿宽度方向的中心平面，所述芯片区域设置在第一竖直表面和第四竖直表面上，所述第一接头区域设置在第二竖直表面和第五竖直表面上，所述第二接头区域设置在第三竖直表面和第六竖直表面上。
8.如权利要求1所述的半导体模块，所述半导体模块还包括多个电路，设置在所述板的内部，所述多个电路将所述多个半导体芯片电连接到所述多个第一接头和所述多个第二接头，所述多个电路中的至少一个直接连接到所述多个第二接头。
9.一种半导体装置，包括半导体模块，包括板、多个半导体芯片、多个第一接头和多个第二接头，所述板包括芯片区域、第一接头区域以及设置在第一接头区域之下的第二接头区域，所述多个半导体芯片设置在芯片区域中，所述多个第一接头设置在第一接头区域中，所述第一接头区域具有第一宽度，所述多个第二接头设置在第二接头区域中，所述第二接头区域具有比第一宽度小的第二宽度；插槽，被构造成容纳所述半导体模块。
10.如权利要求9所述的半导体装置，其中，所述插槽包括 主体，被构造成接纳半导体模块的插入；多个第一插脚，设置在与半导体模块的所述多个第一接头对应的第一位置； 多个第二插脚，设置在与半导体模块的所述多个第二接头对应的第二位置。
11.如权利要求10所述的半导体装置，其中，所述主体包括 第一内壁，包括第一竖直表面；第二内壁，面对第一内壁，所述第二内壁包括第二竖直表面、设置在第二竖直表面之下的第三竖直表面以及将第二竖直表面与第三竖直表面连接的水平表面，其中，与第二竖直表面相比，第三竖直表面更靠近第一内壁，所述多个第一插脚设置在第二竖直表面上，所述多个第二插脚设置在第三竖直表面上，所述多个第一插脚和所述多个第二插脚具有相同的尺寸。
12.如权利要求10所述的半导体装置，其中，所述主体包括 第一内壁，包括第一竖直表面；第二内壁，包括面对第一竖直表面的第二竖直表面，其中，所述多个第一插脚设置在第二竖直表面的上部区域中，所述多个第二插脚设置在第二竖直表面的下部区域中，所述多个第二插脚中的每个第二插脚比所述多个第一插脚中的每个第一插脚大。
13.如权利要求10所述的半导体装置，其中，所述主体包括第一内壁，包括第一竖直表面、设置在第一竖直表面之下的第二竖直表面以及将第一竖直表面与第二竖直表面连接的第一水平表面；第二内壁，包括面对第一竖直表面的第三竖直表面、面对第二竖直表面并设置在第三竖直表面之下的第四竖直表面以及将第三竖直表面与第四竖直表面连接的第二水平表面， 其中，与第一竖直表面相比，第二竖直表面更靠近第二内壁，与第三竖直表面相比，第四竖直表面更靠近第一内壁。
14.如权利要求13所述的半导体装置，其中，所述多个第一插脚设置在第一竖直表面和第三竖直表面上，所述多个第二插脚设置在第二竖直表面和第四竖直表面上，所述多个第一插脚和所述多个第二插脚具有相同的尺寸。
15.如权利要求10所述的半导体装置，其中，所述主体包括 第一内壁，包括第一竖直表面；第二内壁，包括面对第一竖直表面的第二竖直表面，其中，所述多个第一插脚设置在第一竖直表面的上部区域和第二竖直表面的上部区域中，所述多个第二插脚设置在第一竖直表面的下部区域和第二竖直表面的下部区域中，所述多个第二插脚中的每个第二插脚比所述多个第一插脚中的每个第一插脚大。
16.一种半导体模块，包括板，被分成芯片区域、第一接头区域和第二接头区域，所述板的第一接头区域具有第一厚度，第一接头区域设置在芯片区域和第二接头区域之间，第二接头区域靠近所述板的边缘设置，所述板的第二接头区域具有第二厚度，第二厚度小于第一厚度； 多个半导体芯片，设置在所述板的芯片区域中；多个第一接头，设置在第一接头区域中，所述多个第一接头被构造成与所述多个半导体芯片进行电信号的传输；多个第二接头，设置在第二接头区域中，所述多个第二接头被构造成与所述多个半导体芯片进行电信号的传输。
17.如权利要求16所述的半导体模块，其中，所述板包括 背面，包括第一竖直表面；正面，与背面相反，所述正面包括第二竖直表面、第三竖直表面以及将第二竖直表面与第三竖直表面连接的水平表面，其中，第一竖直表面和第二竖直表面之间的距离比第一竖直表面和第三竖直表面之间的距离大，所述芯片区域是第二竖直表面的上部区域，所述第一接头区域是第二竖直表面的下部区域，所述第二接头区域设置在第三竖直表面上。
18.如权利要求16所述的半导体模块，其中，所述板包括背面，包括第一竖直表面；正面，与背面相反，所述正面包括第二 竖直表面、第三竖直表面、第四竖直表面、将第二竖直表面与第三竖直表面连接的第一水平表面、将第三竖直表面与第四竖直表面连接的第二水平表面，第三竖直表面设置在第二竖直表面和第四竖直表面之间，其中，第一竖直表面和第二竖直表面之间的距离比第一竖直表面和第三竖直表面之间的距离大，第一竖直表面和第三竖直表面之间的距离比第一竖直表面和第四竖直表面之间的距离大，所述芯片区域设置在第二竖直表面上，所述第一接头区域设置在第三竖直表面上，所述第二接头区域设置在第四竖直表面上。
19.如权利要求16所述的半导体模块，其中，所述板包括背面，包括第一竖直表面、第二竖直表面以及将第一竖直表面与第二竖直表面连接的第一水平表面；正面，与背面相反，所述正面包括第三竖直表面、第四竖直表面以及将第三竖直表面与第四竖直表面连接的第二水平表面，其中，第一竖直表面和第三竖直表面之间的距离比第二竖直表面和第四竖直表面之间的距离大，所述芯片区域是第一竖直表面的上部区域和第三竖直表面的上部区域，所述第一接头区域是第一竖直表面的下部区域和第三竖直表面的下部区域，所述第二接头区域设置在第二竖直表面和第四竖直表面上。
20.如权利要求16所述的半导体模块，其中，所述板包括背面，包括第一竖直表面、第二竖直表面、第三竖直表面、将第一竖直表面与第二竖直表面连接的第一水平表面以及将第二竖直表面与第三竖直表面连接的第二水平表面；正面，与背面相反，所述正面包括第四竖直表面、第五竖直表面、第六竖直表面、将第四竖直表面与第五竖直表面连接的第三水平表面以及将第五竖直表面与第六竖直表面连接的第四水平表面，其中，第一竖直表面和第四竖直表面之间的距离比第二竖直表面和第五竖直表面之间的距离大，第二竖直表面和第五竖直表面之间的距离比第三竖直表面和第六竖直表面之间的距离大，所述芯片区域设置在第一竖直表面和第四竖直表面上，所述第一接头区域设置在第二竖直表面和第五竖直表面上，所述第二接头区域设置在第三竖直表面和第六竖直表面上。
全文摘要
本发明涉及一种半导体模块及包括该半导体模块的半导体装置。所述半导体模块可包括板、多个半导体芯片、多个第一接头和多个第二接头。所述板可包括芯片区域、第一接头区域和第二接头区域。所述板的第一接头区域可具有沿所述板的厚度方向延伸的第一宽度。第二接头区域可具有比第一宽度小的第二宽度。第二接头区域可设置在第一接头区域之下。所述多个半导体芯片可被安装在所述板的芯片区域中。所述多个第一接头可被设置在第一接头区域中，所述多个第二接头可被设置在第二接头区域中。所述多个第一接头和所述多个第二接头可被构造成将电信号发送到所述多个半导体芯片或者从所述多个半导体芯片接收电信号。
文档编号H01L23/498GK102403300SQ201110263628
公开日2012年4月4日 申请日期2011年9月2日 优先权日2010年9月7日
发明者车遂玄, 金靖勋, 韩成灿 申请人:三星电子株式会社