专利名称：高集成的叠层片式压敏电阻排的制作方法
技术领域：
本实用新型涉及压敏电阻，特别是涉及高集成的叠层片式压敏电阻排。
背景技术：
在同一印刷电路板(Printed Circuit Board，缩略词为PCB)线路采用多个片式压敏电阻时，常常占用过多线路面积，导致电路复杂化，带来电路设计、维护方面的隐患。 而片式压敏电阻排作为一种新型压敏元件，能够在同一单体上集成多个压敏电阻并且每个压敏电阻与表层电阻层构成RC回路，不仅缩小产品体积的优势，还具有压敏电阻的防护静电放电(Electrc^tatic Discharge，缩略词为 ESD)和电磁干扰(Electromagnetic hterference，缩略词为EMI)的效果，正在应用于多功能化、微型化的通信、消费类电子产品上。但是，如何提供结构设计多样化的片式压敏电阻排以满足各种电路保护的应用要求， 仍然需要进一步改进与完善。
发明内容本实用新型所要解决的一个技术问题是弥补上述现有技术的缺陷，提供一种高集成的叠层片式压敏电阻排。本实用新型所要解决的另一个技术问题是弥补上述现有技术的缺陷，提供一种具有防护电磁干扰(Electromagnetic Interference，缩略词为EMI)功能的高集成的叠层片式压敏电阻排。本实用新型的高集成的叠层片式压敏电阻排技术问题通过以下技术方案予以解决。这种高集成的叠层片式压敏电阻排，呈长方体状结构，包括侧内电极、侧外电极、 压敏陶瓷基体及其表面的绝缘层，所述绝缘层具有提高产品的环境耐受力的功能。这种高集成的叠层片式压敏电阻排的特点是沿长方体的宽度方向集成至少两个独立的单体叠层片式压敏电阻，所述独立的单体叠层片式压敏电阻的侧外电极沿长方体的长度方向并排均勻对称设置，每组相对的侧外电极之间相互独立，且每组相对的侧外电极都与压敏陶瓷基体内部设置的一组沿长方体的长度方向设置的侧内电极相连。长方体的宽度方向两个端面对称分别设置一个端外电极，与压敏陶瓷基体内部设置的一个沿长方体的宽度方向贯穿连接两端的平面端内电极相连短路导通，各个侧外电极与端外电极构成一个独立的单体叠层片式压敏电阻，等效于至少两个独立的单体叠层片式压敏电阻并联，仅具有压敏电阻功能。所述一组侧内电极包括至少一个侧内电极叠层单元，所述侧内电极之间以及侧内电极叠层单元之间的间隙是压敏陶瓷基体。所述侧内电极叠层单元由N{彡1的正整数}+1个相同参数的内电极组成。所述端内电极包括数量与侧内电极叠层单元相同或相差一个的端内电极叠层单元，所述端内电极之间以及端内电极叠层单元之间的间隙是压敏陶瓷基体。本实用新型的高集成的叠层片式压敏电阻排技术问题通过以下进一步的技术方
案予以解决。如果N是奇数1，分别与两个侧外电极连接的内电极是在长方体的长度方向平行且在长方体的高度方向有高度差的相互交错的两个内电极，且构成N = 1个电容。如果N是至少为3的奇数，分别与两个侧外电极连接的内电极是在长方体的长度方向平行且在长方体的高度方向有高度差的相互交错的两个内电极，其它的内电极沿长方体的长度方向与两侧的内电极保持相同的高度差且交替平行均勻对称，构成N个串联电容。如果N是偶数，分别与两个侧外电极连接的内电极是在长方体的长度方向平行且在长方体的高度方向无高度差的相互相对的两个内电极，其它的内电极沿长方体的长度方向与两侧的内电极保持在长方体的高度方向有相同的高度差且交替平行均勻对称，构成N 个串联电容。本实用新型的高集成的叠层片式压敏电阻排技术问题通过以下再进一步的技术方案予以解决。所述压敏陶瓷基体的材料是氧化锌、碳化硅、钛酸钡中的至少一种，与独立的压敏电阻器件相同。所述绝缘层是玻璃和高分子树脂中的一种。所述绝缘层厚度为5 30 μ m。所述侧外电极是纯银电极和在银表面先电镀一层镍后电镀一层锡的银电极中的一种。所述内电极的材料是银、钯、钼中的至少一种。所述内电极厚度为5 30 μ m，宽度至多为侧外电极的宽度。本实用新型的具有防护EMI功能的高集成的叠层片式压敏电阻排技术问题通过以下技术方案予以解决。这种具有防护EMI功能的高集成的叠层片式压敏电阻排，呈长方体状结构，包括侧内电极、侧外电极、压敏陶瓷基体及其表面的绝缘层，所述绝缘层具有提高产品的环境耐受力的功能。这种具有防护EMI功能的高集成的叠层片式压敏电阻排的特点是沿长方体的宽度方向集成至少两个独立的单体叠层片式压敏电阻，所述独立的单体叠层片式压敏电阻的侧外电极沿长方体的长度方向并排均勻对称设置，每组相对的侧外电极分别通过设置在压敏陶瓷基体表面的带状功能层相连，且每组相对的侧外电极都与压敏陶瓷基体内部设置的一组沿长方体的长度方向设置的侧内电极相连。长方体的宽度方向两个端面对称分别设置一个端外电极，与压敏陶瓷基体内部设置的一个沿长方体的宽度方向贯穿连接两端的平面端内电极相连短路导通，各个侧外电极与端外电极构成一个独立的单体叠层片式压敏电阻。由于每组相对的侧外电极分别通过设置在压敏陶瓷基体表面的带状功能层相连，等效于将独立的单体叠层片式压敏电阻串联形成具有防护EMI功能的RC电路，同时还具有压敏电阻功能。所述一组侧内电极包括至少一个侧内电极叠层单元，所述侧内电极之间以及侧内
5电极叠层单元之间的间隙是压敏陶瓷基体。所述侧内电极叠层单元由N{ ^ 1的正整数}+1个相同参数的内电极组成。所述端内电极包括数量与侧内电极叠层单元相同或相差一个的端内电极叠层单元，所述端内电极之间以及端内电极叠层单元之间的间隙是压敏陶瓷基体。本实用新型的具有防护EMI功能的高集成的叠层片式压敏电阻排技术问题通过以下进一步的技术方案予以解决。如果N是奇数1，分别与两个侧外电极连接的内电极是在长方体的长度方向平行且在长方体的高度方向有高度差的相互交错的两个内电极，且构成N = 1个电容。如果N是至少为3的奇数，分别与两个侧外电极连接的内电极是在长方体的长度方向平行且在长方体的高度方向有高度差的相互交错的两个内电极，其它的内电极沿长方体的长度方向与两侧的内电极保持相同的高度差且交替平行均勻对称，构成N个串联电容。如果N是偶数，分别与两个侧外电极连接的内电极是在长方体的长度方向平行且在长方体的高度方向无高度差的相互相对的两个内电极，其它的内电极沿长方体的长度方向与两侧的内电极保持在长方体的高度方向有相同的高度差且交替平行均勻对称，构成N 个串联电容。本实用新型的具有防护EMI功能的高集成的叠层片式压敏电阻排技术问题通过以下再进一步的技术方案予以解决。所述带状功能层由电阻材料经烧结形成薄膜电阻，与本身具有电容量的压敏电阻形成阻容回路，高集成为具有防护电磁干扰(Electromagnetic Interference，缩略词为 EMI)功能的叠层片式压敏电阻排。所述带状功能层的电阻为10 500 Ω。所述带状功能层的宽度至多为侧外电极的宽度。所述压敏陶瓷基体的材料是氧化锌、碳化硅、钛酸钡中的至少一种，与独立的压敏电阻器件相同。所述绝缘层是玻璃和高分子树脂中的一种，也设置在所述带状功能材料层的表所述绝缘层厚度为5 30 μ m。所述侧外电极是纯银电极和在银表面先电镀一层镍后电镀一层锡的银电极中的一种。所述内电极的材料是银、钯、钼中的至少一种。所述内电极厚度为5 30 μ m，宽度至多为侧外电极的宽度。本实用新型与现有技术对比的有益效果是本实用新型产品集成了多个独立的单体叠层片式压敏电阻，即是多个独立的单体叠层片式压敏电阻集成的排列式产品，或者是多个单体片式压敏电阻与多个薄膜电阻形成阻容回路高集成的具有防护EMI功能的排列式产品，不仅集成性高，显著减小PCB板占用空间，而且，内电极设计有较多选择，可以按照不同需求设计出各种结构的产品，为电子线路设计提供更多便利。
图1是本实用新型的一种高集成的叠层片式压敏电阻排的解体结构图；图中侧外电极1、压敏陶瓷基体2、侧内电极3、端内电极4、端外电极5、绝缘层6 ；图2是本实用新型的另一种高集成的叠层片式压敏电阻排解体结构图；图中侧外电极1、压敏陶瓷基体2、侧内电极3、端内电极4、端外电极5、绝缘层6、带状功能层7 ；图3是图1、图2的局部剖视图；图中侧外电极1、压敏陶瓷基体2、侧内电极3、端内电极4、端外电极5 ；绝缘层6、带状功能层7未画出；图4是本实用新型具体实施方式
一的立体透视结构图；图5是图4的长度方向剖视图；图6是本实用新型具体实施方式
二的立体透视结构图；图7是图6的长度方向剖视图。
具体实施方式
下面结合具体实施方式
并对照附图对本实用新型进行说明。
具体实施方式
一—种如图1、3 5所示的低电容量的高集成的叠层片式压敏电阻排，呈长方体状结构，包括侧内电极3、侧外电极1、及其表面的绝缘层6。侧外电极1覆盖在压敏陶瓷基体 2侧面，并延展至上、下两个压敏陶瓷基体2表面，延伸出的部分电极长度为50 μ m，以增加侧外电极1与压敏陶瓷基体2的附着力，有助于进行焊接。沿长方体的宽度方向集成四个独立的单体叠层片式压敏电阻，独立的单体叠层片式压敏电阻的侧外电极1沿长方体的长度方向并排均勻对称设置，每组侧外电极1分别与压敏陶瓷基体2内部设置的一组侧内电极3相连。一组侧内电极3包括至少一个侧内电极叠层单元，侧内电极3之间以及侧内电极叠层单元之间的间隙是压敏陶瓷基体2。长方体的宽度方向两个端面对称分别设置一个端外电极5，与压敏陶瓷基体2内部设置的一个沿长方体的宽度方向贯穿连接两端的平面端内电极4相连短路导通，各个侧外电极1与端外电极5构成一个独立的单体叠层片式压敏电阻，等效于四个独立的单体叠层片式压敏电阻并联，仅具有压敏电阻功能。侧内电极叠层单元由N{ = 4}+1个相同参数的内电极组成，分别与两个侧外电极 1连接的内电极是在长方体的长度方向平行且在长方体的高度方向无高度差的相互相对的两个内电极，其它的三个内电极沿长方体的长度方向与两侧的内电极保持在长方体的高度方向有相同的高度差且交替平行均勻对称，构成四个串联电容。端内电极4包括5个端内电极叠层单元，端内电极4之间以及端内电极叠层单元之间的间隙是压敏陶瓷基体2。
具体实施方式
二一种如图1、3、6、7所示的更低电容量的高集成的叠层片式压敏电阻排，呈长方体状结构，外观同具体实施方式
一，区别在于侧内电极叠层单元由N{ = 6}+1个相同参数的内电极组成，分别与两个侧外电极 1连接的内电极是在长方体的长度方向平行且在长方体的高度方向无高度差的相互相对的两个内电极，其它的五个内电极沿长方体的长度方向与两侧的内电极保持在长方体的高度方向有相同的高度差且交替平行均勻对称，构成六个串联电容。端内电极4包括7个端内电极叠层单元，端内电极4之间以及端内电极叠层单元之间的间隙是压敏陶瓷基体2。以上内容是结合具体的优选实施方式对本实用新型所作的进一步详细说明，不能认定本实用新型的具体实施只局限于这些说明。对于本实用新型所属技术领域的普通技术人员来说，在不脱离本实用新型构思的前提下做出若干等同替代或明显变型，而且性能或用途相同，都应当视为属于本实用新型由所提交的权利要求书确定的专利保护范围。
权利要求1.一种高集成的叠层片式压敏电阻排，呈长方体状结构，包括侧内电极、侧外电极、压敏陶瓷基体及其表面的绝缘层，其特征在于沿长方体的宽度方向集成至少两个独立的单体叠层片式压敏电阻，所述独立的单体叠层片式压敏电阻的侧外电极沿长方体的长度方向并排均勻对称设置，每组相对的侧外电极之间相互独立，且每组相对的侧外电极都与压敏陶瓷基体内部设置的一组沿长方体的长度方向设置的侧内电极相连；长方体的宽度方向两个端面对称分别设置一个端外电极，与压敏陶瓷基体内部设置的一个沿长方体的宽度方向贯穿连接两端的平面端内电极相连短路导通，各个侧外电极与端外电极构成一个独立的单体叠层片式压敏电阻，等效于至少两个独立的单体叠层片式压敏电阻并联；所述一组侧内电极包括至少一个侧内电极叠层单元，所述侧内电极之间以及侧内电极叠层单元之间的间隙是压敏陶瓷基体；所述侧内电极叠层单元由N+1个相同参数的内电极组成，其中N是大于或等于1的正整数；所述一组端内电极包括数量与侧内电极叠层单元相同或相差一个的端内电极叠层单元，所述端内电极之间以及端内电极叠层单元之间的间隙是压敏陶瓷基体。
2.如权利要求1所述的高集成的叠层片式压敏电阻排，其特征在于N是奇数1，分别与两个侧外电极连接的内电极是在长方体的长度方向平行且在长方体的高度方向有高度差的相互交错的两个内电极，且构成N = 1个电容；N是至少为3的奇数，分别与两个侧外电极连接的内电极是在长方体的长度方向平行且在长方体的高度方向有高度差的相互交错的两个内电极，其它的内电极沿长方体的长度方向与两侧的内电极保持相同的高度差且交替平行均勻对称，构成N个串联电容；N是偶数，分别与两个侧外电极连接的内电极是在长方体的长度方向平行且在长方体的高度方向无高度差的相互相对的两个内电极，其它的内电极沿长方体的长度方向与两侧的内电极保持在长方体的高度方向有相同的高度差且交替平行均勻对称，构成N个串联电容。
3.如权利要求1或2所述的高集成的叠层片式压敏电阻排，其特征在于 所述压敏陶瓷基体的材料是氧化锌、碳化硅、钛酸钡中的至少一种。
4.如权利要求3所述的高集成的叠层片式压敏电阻排，其特征在于 所述绝缘层是玻璃和高分子树脂中的一种。
5.如权利要求4所述的叠层片式压敏电阻排，其特征在于所述侧外电极是纯银电极和在银表面先电镀一层镍后电镀一层锡的银电极中的一种。
6.一种高集成的叠层片式压敏电阻排，其特征在于沿长方体的宽度方向集成至少两个独立的单体叠层片式压敏电阻，所述独立的单体叠层片式压敏电阻的侧外电极沿长方体的长度方向并排均勻对称设置，每组相对的侧外电极分别通过设置在压敏陶瓷基体表面的带状功能层相连，且每组相对的侧外电极都与压敏陶瓷基体内部设置的一组沿长方体的长度方向设置的侧内电极相连；长方体的宽度方向两个端面对称分别设置一个端外电极，与压敏陶瓷基体内部设置的一个沿长方体的宽度方向贯穿连接两端的平面端内电极相连短路导通，各个侧外电极与端外电极构成一个独立的单体叠层片式压敏电阻；所述一组侧内电极包括至少一个侧内电极叠层单元，所述侧内电极之间以及侧内电极叠层单元之间的间隙是压敏陶瓷基体；所述侧内电极叠层单元由N+1个相同参数的内电极组成，其中N是大于或等于1的正整数；所述一组端内电极包括数量与侧内电极叠层单元相同或相差一个的端内电极叠层单元，所述端内电极之间以及端内电极叠层单元之间的间隙是压敏陶瓷基体。
7.如权利要求6所述的高集成的叠层片式压敏电阻排，其特征在于N是奇数1，分别与两个侧外电极连接的内电极是在长方体的长度方向平行且在长方体的高度方向有高度差的相互交错的两个内电极，且构成N = 1个电容；N是至少为3的奇数，分别与两个侧外电极连接的内电极是在长方体的长度方向平行且在长方体的高度方向有高度差的相互交错的两个内电极，其它的内电极沿长方体的长度方向与两侧的内电极保持相同的高度差且交替平行均勻对称，构成N个串联电容；N是偶数，分别与两个侧外电极连接的内电极是在长方体的长度方向平行且在长方体的高度方向无高度差的相互相对的两个内电极，其它的内电极沿长方体的长度方向与两侧的内电极保持在长方体的高度方向有相同的高度差且交替平行均勻对称，构成N个串联电容。
8.如权利要求7所述的高集成的叠层片式压敏电阻排，其特征在于所述带状功能层由电阻材料经烧结形成薄膜电阻，与压敏电阻高集成为具有防护电磁干扰EMI功能的叠层片式压敏电阻排。
9.如权利要求8所述的高集成的叠层片式压敏电阻排，其特征在于所述带状功能层的电阻为10 500 Ω。
10.如权利要求9所述的高集成的叠层片式压敏电阻排，其特征在于所述带状功能层的宽度至多为侧外电极的宽度。
专利摘要一种高集成的叠层片式压敏电阻排，呈长方体状结构，沿宽度方向集成至少两个独立的单体叠层片式压敏电阻，侧外电极沿长度方向并排均匀对称设置，每组相对的侧外电极之间相互独立或者分别通过带状功能层相连，且每组相对的侧外电极都与沿长度方向设置的侧内电极相连，宽度方向两个端面对称分别设置一个端外电极，与一组沿宽度方向设置的端内电极相连短路导通，各个侧外电极与端外电极构成一个独立的单体叠层片式压敏电阻，一组侧内电极包括至少一个侧内电极叠层单元，侧内电极叠层单元由N+1个相同参数的内电极组成。一组端内电极包括数量与侧内电极叠层单元相同或相差一个的端内电极叠层单元，具有防护EMI功能，显著减小PCB板占用空间。
文档编号H01C7/10GK202003784SQ20112000873
公开日2011年10月5日 申请日期2011年1月12日 优先权日2011年1月12日
发明者冯志刚, 师习恩, 王小波, 贾广平 申请人:深圳顺络电子股份有限公司