专利名称：裸晶封装载板的制作方法
技术领域：
本实用新型涉及电子产品领域，尤其涉及一种高密度裸晶封装载板。
背景技术：
裸晶封装(FBGA)通常称作CSP，又称细间距球栅阵列，FBGA是一种在底部有焊球的面阵引脚结构，使封装所需的安装面积接近于芯片尺寸。这种高密度、小巧、扁薄的封装技术非常适宜用于设计小巧的手持式消费类电子装置，如个人信息工具、手机、摄录一体机、以及数码相机。FBGA是裸晶塑料封装的BGA球栅阵列封装技术。该技术的出现便成为CPU、主板南、北桥芯片等高密度、高性能、多引脚封装的最佳选择。但BGA封装占用基板的面积比较大。虽然该技术的I/O引脚数增多，但引脚之间的距离远大于QFP，从而提高了组装成品率。该技术的组装可用共面焊接，从而能大大提高封装的可靠性；并且由该技术实现的封装 CPU信号传输延迟小，适应频率可以提高很大。IC封装基板起到在芯片与常规印制电路板.电路板(多为主板、母板、背板)的不同线路之间提供电气连接(过渡)，同时为芯片提供保护、支撑、散热的通道，以及达到符合标准安装尺寸的功效。可实现多引脚化、缩小封装产品面积、改善电性能及散热性、实现高密度化等是它的突出优点。因此，近年来，BGA、CSP以及Flip Chip (FC)等形式的IC封装基板，在应用领域上得到迅速扩大，广为流行，并在IC封装中充分运用高密度多层基板技术方面，以及降低封装基板的制造成本方面(封装基板成本以BGA为例约占40% -50%, 在FC基板制造成本方面约占70%-80%)，主要生产国家、地区形成了激烈竞争的局面。因此，为了在更为激烈的市场环境下不断发展，IC封装基板技术的提高则是对企业在微电子技术行业的最大考验之一，目前市场需要一种体积小、高密度裸晶封装载板。
实用新型内容本实用新型目的是提供高密度的裸晶封装载板，体积小，具有优良的电热性能和封装可靠性，该技术实现的封装CPU信号传输延迟小，适应频率可以提高很大。本实用新型提供的一种裸晶封装载板，具有一个IC封装基板，在所述IC封装基板上焊接有按阵列形式分布的外包装焊盘引脚。所述外包装焊盘引脚为圆形或柱状焊点，每个焊点之间间距为0. 5mm-0. 75mm或1. Omm-1. 27mm。采用了可控塌陷芯片法焊接，从而可以改善它的电热性能。另外该技术的组装可用共面焊接，从而能大大提高封装的可靠性；并且由该技术实现的封装CPU信号传输延迟小，适应频率可以提高很大。
图1是本实用新型实施例提供的裸晶封装载板正面结构示意图。
具体实施方式
为使本实用新型的目的、技术方案和优点更加清楚，下面将结合附图对本实用新型作进一步地详细描述。如图1所示，本实用新型提供的一种裸晶封装载板，具有一个IC封装基板1，在IC 封装基板1上通过可控塌陷芯片方式焊接有按阵列形式分布的外包装焊盘引脚2。所述外包装焊盘引脚为圆形或柱状焊点，每个焊点之间间距为0. 5mm-0. 75mm或1. Omm-1. 27mm。本实用新型产品采用高密度集成电路细间距球栅阵列(CSP)封装技术。工艺流程发料一开料/烘烤一线路形成(内层)一AOI检测一压合一蚀薄铜一钻孔一Deburr —镀铜一塞孔一线路一AOI检测一防焊一镀AU/NI —成型一电测一FQC — 包装一出货。(一 )本实用新型产品具体研究内容和重点解决的技术关键问题如下1、集成电路(IC)包装的功能是提供芯片上的接合片与PCB上的通孔或者附着焊盘的空间转化。在通孔(through-hole)包装的时代，外包装引脚的间距通常是 100-mils(2.54mm)。表面贴装技术将周围引脚型包装的引脚间距推到0. 5mm，现在是 0.4mm。通过减少引脚间距到0.3mm来将包装密度提得更高，已经遇到了严重的阻力。使用 BGA技术，将周围引脚包装转换成面积排列，提供了豁然放松间距的一个新的替代方法。2、布线设计微型BGA有一个阵列的锡球，它也会分享这个有利的特性。另一方面，锡球较小 (0. 3mm和大约0. 65mm比较)，间距更细小(0. 5mm 0. 75mm与1. Omm 1. 27mm比较)。采用0. 15-0. 2微米工艺制造，70-90引针封装，提供与工作电压为1. 8V的8Mbit或16Mbit SRAM—起封装，FBGA布线线宽通常在1. 5/1. 5mil_2/2mil，间距(0. 5mm 0. 6mm与0. 8mm 1.0mm)，那么它的可制造性非一般曝光设备可将此精密的线及间距做出，故需高精密全自动曝光机才可解决此问题，达到布线封装要求。I/O引线以圆形或柱状焊点按阵列形式分布在封装下面，引线间距大，引线长度短，I/O引线间距大(如1. 0，1. 27毫米)，可容纳的I/O数目大(如1. 27毫米间距的BGA 在25毫米边长的面积上可容纳250-350个1/0，而0. 5毫米间距的QFP在40毫米边长的面积上只容纳304个I/O)，这样BGA消除了精细间距器件中由于引线而引起的共面度和翘曲的问题。BGA技术的优点是可增加I/O数和间距，消除QFP技术的高I/O数带来的生产成本和可靠性问题。CSP可以用合理的标准FR-4设计规则在一层上布线。可是，如果该CSP的间距由 0. 65mm减少到0. 5mm，那么需要更进取的设计规则。在相同的0. 65mm间距上为更高引脚数的包装布线也是昂贵的，因为有必要使用不只一个布线层、可能用到盲孔(blind via)，因此，今天对CSP的需求多数局限在低引脚数的元件，如内存，间距范围是0. 65mm 0. SOmm0 四周引脚的CSP可达到0. 5mm的间距，可是，这些本来就局限于低引脚数。当然，CSP的布线问题不是传统的FR-4的相对粗糙的设计规则所出现的唯一问题。小型化要求更细的线与空隔和更小的通路孔(via)，简单地减少电路板“不动产”。因此，PCB工业正投入大量资金在有组合层和微型通路孔(microvia)的先进电路板技术。3、CSP封装尺寸与裸芯片相同或封装尺寸比裸芯片稍大。日本电子工业协会对 CSP规定是芯片面积与封装尺寸面积之比大于80%。CSP与BGA结构基本一样，只是锡球直径和球中心距缩小了、更薄了，这样在相同封装尺寸时可有更多的I/O数，使组装密度进一步提高。可以说CSP是缩小了的BGA。4、电热性能及封装可靠性采用了可控塌陷芯片法焊接，从而可以改善它的电热性能。另外该技术的组装可用共面焊接，从而能大大提高封装的可靠性；并且由该技术实现的封装CPU信号传输延迟小，适应频率可以提高很大。(二)项目的特色和创新之处1、CSP封装可以让芯片面积与封装面积之比超过1 1.14，已经相当接近1 1 的理想情况，绝对尺寸也仅有32平方毫米，约为普通的BGA的1/3，仅仅相当于TSOP内存芯片面积的1/6。2、采用了可控塌陷芯片法焊接，从而可以改善它的电热性能。3、封装可靠性高，不会损坏引脚，焊点缺陷率低(< Ippm/焊点)，焊点牢固。组装技术可用共面焊接，从而能大大提高封装的可靠性；4、该技术实现的封装CPU信号传输延迟小，适应频率可以提高很大。(三)可达到的技术指标1、CSP封装使芯片面积与封装面积之比更小化，实现更精密化发展；2、封装引脚的可靠性，焊点缺陷率低(< Ippm/焊点)，焊点牢固；3、保证达到布线1. 5/1. 5mil的精准度；4、采用可控塌陷芯片法焊接，提高电热性能。(四)产生的社会、经济效益可建成生产线进行批量生产，预计FBGA载板今年批量生产可达3万m2，出口占40%，出口价为275. 6USD/m2，可创收外汇330. 72万美金，提高企业销售额和利润，提升企业知名度。以上所述是本实用新型的优选实施方式而已，当然不能以此来限定本实用新型之权利范围，应当指出，对于本技术领域的普通技术人员来说，在不脱离本实用新型原理的前提下，还可以做出若干改进和变动，这些改进和变动也视为本实用新型的保护范围。
权利要求1.一种裸晶封装载板，其特征在于，具有一个IC封装基板，在所述IC封装基板上焊接有按阵列形式分布的外包装焊盘引脚。
2.根据权利要求1所述裸晶封装载板，其特征在于，所述外包装焊盘引脚为圆形或柱状焊点，每个焊点之间间距为0. 5mm-0. 75mm，或1. Omm-1. 27mm。
专利摘要本实用新型公开了一种裸晶封装载板，具有一个IC封装基板，在所述IC封装基板上焊接有按阵列形式分布的外包装焊盘引脚。所述外包装焊盘引脚为圆形或柱状焊点，每个焊点之间间距为0.5mm-0.75mm，或1.0mm-1.27mm。高密度的裸晶封装载板，体积小，具有优良的电热性能和封装可靠性，该技术实现的封装CPU信号传输延迟小，适应频率可以提高很大。
文档编号H01L23/12GK201985091SQ201120052309
公开日2011年9月21日 申请日期2011年3月1日 优先权日2011年3月1日
发明者尹国强, 张炜, 杜晓, 邹国武, 钟晓环, 陈冕, 陈华金, 陈耀 申请人:博罗康佳精密科技有限公司