专利名称：低栅漏电容的沟槽mos器件的制作方法
技术领域：
本实用新型涉及功率MOS场效应管器件及其制造方法，特别涉及一种低栅漏电容的沟槽MOS场效应管器件。
背景技术：
沟槽MOS器件广泛应用于功率类电路中，作为开关器件连接电源与负载。随着用电效率要求提高，以及设备小型化要求，沟槽MOS器件需要在更高开关频率下工作，随之而来的器件高开关损耗变得无法接受。造成开关损耗的主要原因是MOS器件栅极与漏极间存在寄生电容Cgd，M0S器件开关动作中，由于寄生电容Cgd的存在，造成流经源漏极的电流信号和源漏电压信号间产生相位差，引起功率损耗；同时，驱动MOS器件开关需要对Cgd重复 充电和放电，引起功率损耗。另外，存在于器件漏极的电压尖峰信号可通过Cgd藕合至器件栅极，栅极上产生的藕合电压信号的大小与栅漏电容Cgd和栅源电容Cgs的比值(Cgd/Cgs)成正比；一旦藕合电压信号高于器件阈值电压，导致器件误开启，可以引起器件损坏甚至设备烧毁的事故。可见，降低Cgd具有十分重要的意义。制作沟槽MOS器件的硅片通常由第一导电类型重掺杂的衬底和第一导电类型轻掺杂的外延层构成。MOS漏极位于娃片底而高掺杂部分。MOS栅极由垂直娃片表面延伸入外延层中的一系列沟槽构成，沟槽侧壁被位于外延层中的第二导电类型的阱层包围，阱层的底部高于沟槽底部。MOS源极由位于硅片表面阱层中包围着沟槽的第一导电类型重掺杂的区域构成。寄生电容Cgd存在于沟槽底部未被阱层包围的区域。而栅极与源极交叠部分构成的寄生电容则是栅源电容Cgs的主要组成部分。美国专利US 7，492，005B2披露了一种可减小Cgd的沟槽MOS器件结构及制造方法，其实施例的器件结构如图I所示(图I相当于美国专利的图3L)。从该图中可以看出，在外延层205中，存在有沟槽，沟槽表面覆盖有栅氧化层240，沟槽内填充有导电多晶硅250，构成栅结构。栅沟槽之间的外延层中存在阱260包围着栅沟槽。阱260中靠近外延层上表面存在有重掺杂区域270包围着栅沟槽，构成源结构。位于外延层中未被阱包围的的栅沟槽底部被一圓形洞230包围，圆形洞横向尺寸大于栅沟槽开ロ尺寸，圆形洞表面覆盖有氧化层220，圆形洞内填充有导电多晶硅，该导电多晶硅连接沟槽MOS器件源扱。栅沟槽延伸入圆形洞内填充的导电多晶硅中，并通过栅氧化层240实现电隔离。通过在栅沟槽底部引入连接源极的区域，减小了栅漏寄生电容Cgd，稍许增大了栅源电容Cgs，从而减小了该器件在高速开关动作时的开关损耗，并降低了器件误开启的概率。然而，这种结构设计所暴露出来的弱点是I、栅沟槽底部的栅氧化层是由填充于圆形洞中的导电多晶硅氧化生长而成，该氧化层的致密度和厚度均匀性差于单晶硅上生长的氧化层，影响器件性能和器件可靠性；2、栅沟槽刻蚀采用时间调制方式，栅沟槽深度由圆形洞中填充的导电多晶硅的刻蚀量决定，刻蚀エ艺难控制，栅沟槽深度一致性低。虽然由于圆形洞结构的存在，栅沟槽深度不一致不会引起Cgd不一致，但是会引起Cgs差异，导致Cgd/Cgs的一致性变差，影响器件抑制误开启能力。为此，如何克服上述不足，并进ー步优化沟槽MOS器件性能和提高器件可靠性是本实用新型研究的课题。
发明内容本实用新型的目的是提供一种低栅漏电容的沟槽MOS器件，此器件及其制造方法有效减小了栅漏寄生电容，从而有效减小了器件工作时候的开关损耗；同时显著增强了器件开关工作状态下抑制误开启的能力。为达到上述目的，本实用新型采用的技术方案是一种低栅漏电容的沟槽MOS器件，该器件的有源区由若干个并联排列的沟槽MOS单胞构成；在有源区截面上，每个沟槽MOS单胞包括位于硅片背面的第一导电类型重掺杂的漏极区，位于所述漏极区上方的第一导电类型轻掺杂的外延层；位于所述外延层内上部的第二导电类型的阱层；穿过所述阱层并延伸至外延层内的沟槽；在所述阱层上部内且位于所述沟槽周边第一导电类型重掺杂的 第一源极区；所述沟槽的底部为半圆弧形，此半圆弧形直径不小于沟槽开ロ尺寸，位于沟槽中央设置有作为源极区且填充第一导电类型重掺杂导电多晶硅的第二源极区，此第二源极区由矩形块和位于此矩形块下端的椭圆形块组成；此矩形块的上表面低于所述外延层上表面；椭圆形块横向尺寸大于矩形块横向尺寸；所述矩形块周边且位于沟槽内设置有作为栅极区的第一导电类型重掺杂的多晶硅栅，此多晶硅栅上表面截止于所述外延层上表面，多晶硅栅下表面为曲面，此曲面弧度与位于其下部的椭圆形块的表面弧度相近似，多晶硅栅的曲面最深处不超过所述椭圆形块的横向中线；所述多晶硅栅与第二源极区之间设置有ニ氧化硅层实现电隔离，所述多晶硅栅和外延层之间设置有栅氧化层实现电隔离。上述技术方案中进ー步改进的技术方案如下I、作为优选方案，所述漏极区底面有下金属层，此下金属层作为沟槽MOS器件漏极金属层；所述外延层上表面设有层间介质层，此层间介质层上表面设置有上金属层，所述层间介质层中存在接触孔，用以连接上金属层和沟槽MOS的第一源极区和第二源极区。2、作为优选方案，所述连接第一源极区的接触孔向下延伸穿过所述第一源极区，底部位于所述阱层内；所述接触孔底部被第二导电类型重掺杂的阱接触区包围。3、作为优选方案，所述矩形块侧壁垂直于所述外延层表面；所述沟槽侧壁垂直于外延层表面；所述多晶娃栅的侧壁垂直于外延层表面。4、作为优选方案，所述曲面弧度与位于其下部的椭圆形块的表面弧度相同。5、作为优选方案，所述阱层的下底面高于所述多晶硅栅下底面的最低点。由于上述技术方案运用，本实用新型与现有技术相比具有下列优点和效果I、本实用新型多晶硅栅底部和ー侧被第二源极区包围，有效减小了栅漏寄生电容Cgd。从而有效减小了器件工作时候的开关损耗。2、本实用新型包围多晶硅栅的ニ氧化硅层和栅氧化层皆由外延层中的单晶硅氧化生长而成，致密度和厚度均匀性高，提升器件性能和可靠性。3、本实用新型栅极沟槽刻蚀中存在自停止机制，在栅沟槽刻蚀之前即在下部存在有ニ氧化硅层作为刻蚀停止层，刻蚀エ艺简单，栅沟槽深度一致性高。[0021]4、本实用新型多晶硅栅底部和ー侧被第二源极区包围，有效增大Cgs，从而减小Cgd/Cgs,抑制器件误开启能力强。5、本实用新型栅极沟槽图形定义不需要光刻，由自对准エ艺生成，エ艺简単，成本低。
附图I为现有减小栅漏电容的沟槽MOS器件剖面示意图；附图2为本实用新型低栅漏电容的沟槽MOS器件结构示意图。以上附图中1、有源区；2、沟槽MOS单胞；3、漏极区；4、外延层；5、阱层；6、沟槽； 7、第一源极区；8、第二源极区；9、矩形块；10、椭圆形块；11、多晶硅栅；12、ニ氧化硅层；13、栅氧化层；14、下金属层；15、层间介质层；16、上金属层。
具体实施方式
以下结合附图及实施例对本实用新型作进ー步描述实施例一种低栅漏电容的沟槽MOS器件，该器件的有源区I由若干个并联排列的沟槽MOS单胞2构成；在有源区I的横向截面上，每个沟槽MOS单胞2包括位于硅片背面的第一导电类型重掺杂的漏极区3，位于所述漏极区3上方的第一导电类型轻掺杂的外延层4 ;位于所述外延层4内上部的第二导电类型的阱层5 ;穿过所述阱层5并延伸至外延层4内的沟槽6 ;在所述阱层5上部内且位于所述沟槽6周边第一导电类型重掺杂的第一源极区7 ;所述沟槽6的底部为半圆弧形，此半圆弧形直径不小于沟槽6开ロ尺寸，位于沟槽6中央设置有作为源极区且填充第一导电类型重掺杂导电多晶硅的第二源极区8，此第二源极区8由矩形块9和位于此矩形块9下端的椭圆形块10组成；此矩形块9的上表面低于所述外延层4上表面；椭圆形块10横向尺寸大于矩形块9横向尺寸；所述矩形块9周边且位于沟槽6内设置有作为栅极区的重掺杂第一导电类型的多晶硅栅11，此多晶硅栅11上表面截止于所述外延层4上表面，多晶硅栅11下表面为曲面，此曲面弧度与位于其下部的椭圆形块10的表面弧度相近似，多晶硅栅11的曲面最深处不超过所述椭圆形块10的横向中线；所述多晶硅栅11与第一源极区7之间设置有ニ氧化硅层12实现电隔离，所述多晶硅栅11和外延层4之间设置有栅氧化层13实现电隔离。上述漏极区3底面有下金属层14，此下金属层14作为沟槽MOS器件漏极金属层；所述外延层4上表面设有层间介质层15，此层间介质层15上表面设置有上金属层16，所述层间介质层15中存在接触孔，用以连接上金属层16和沟槽MOS的第一源极区7和第二源极区8。上述连接第一源极区7的接触孔向下延伸穿过所述第一源极区7，底部位于所述阱层5内；所述接触孔底部被第二导电类型重掺杂的阱接触区17包围。上述矩形块9侧壁垂直于所述外延层4表面；所述沟槽6侧壁垂直于外延层表面；所述多晶娃栅11的侧壁垂直于外延层4表面。上述曲面弧度与位于其下部的椭圆形块10的表面弧度相同。上述阱层5的下底面高于所述多晶硅栅11下底面的最低点。[0034]采用上述低栅漏电容的沟槽MOS器件时，多晶硅栅11底部和ー侧被第二源极区8包围，有效减小了栅漏寄生电容Cgd，从而有效减小了器件工作时候的开关损耗；其次，本实用新型包围多晶硅栅11的ニ氧化硅层12和栅氧化层13皆由外延层4中的单晶硅氧化生长而成，致密度和厚度均匀性高，提升器件性能和可靠性；再次，栅极沟槽刻蚀中存在自停止机制，在栅沟槽刻蚀之前即在底部存在有ニ氧化硅层12作为刻蚀停止层，刻蚀エ艺简単，栅沟槽深度一致性高；再次，多晶硅栅11底部和ー侧被第二源极区8包围，有效增大Cgs，从而减小Cgd/Cgs，抑制器件误开启能力强；再次，本实用新型栅极沟槽图形定义不需要光刻，由自对准エ艺生成，エ艺简单，成本低。上述实施例只为说明本实用新型的技术构思及特点，其目的在于让熟悉此项技术的人士能够了解本实用新型的内容并据以实施，并不能以此限制 本实用新型的保护范围。凡根据本实用新型精神实质所作的等效变化或修饰，都应涵盖在本实用新型的保护范围之内。
权利要求1.一种低栅漏电容的沟槽MOS器件,该器件的有源区(I)由若干个并联排列的沟槽MOS单胞(2)构成；在有源区(I)的截面上，每个沟槽MOS单胞(2)包括位于硅片背面的第一导电类型重掺杂的漏极区(3)，位于所述漏极区(3)上方的第一导电类型轻掺杂的外延层(4);位于所述外延层(4)内上部的第二导电类型的阱层(5);穿过所述阱层(5)并延伸至外延层(4)内的沟槽(6);在所述阱层(5)上部内且位于所述沟槽(6)周边第一导电类型重掺杂的第一源极区(7)，其特征在干 所述沟槽(6)的底部为半圆弧形，此半圆弧形直径不小于沟槽(6)开ロ尺寸，位于沟槽(6)中央设置有作为源极区且填充第一导电类型重掺杂导电多晶硅的第二源极区(8)，此第ニ源极区(8)由矩形块(9)和位于此矩形块(9)下端的椭圆形块(10)组成；此矩形块(9)的上表面低于所述外延层(4)上表面；椭圆形块(10)横向尺寸大于矩形块(9)横向尺寸；所述矩形块(9)周边且位于沟槽(6)内设置有作为栅极区的第一导电类型重掺杂的多晶硅栅(11)，此多晶硅栅(11)上表面截止于所述外延层(4 )上表面，多晶硅栅(11)下表面为曲面，此曲面弧度与位于其下部的椭圆形块(10)的表面弧度相近似，多晶硅栅(11)的曲面最深处不超过所述椭圆形块(10)的横向中线；所述多晶硅栅(11)与第二源极区(8)之间设置有ニ氧化硅层(12)实现电隔离，所述多晶硅栅(11)和外延层(4)之间设置有栅氧化层(13)实现电隔离。
2.根据权利要求I所述的沟槽MOS器件，其特征在于所述漏极区(3)底面有下金属层(14)，此下金属层(14)作为沟槽MOS器件漏极金属层；所述外延层(4)上表面设有层间介质层(15)，此层间介质层(15)上表面设置有上金属层(16)，所述层间介质层(15)中存在接触孔，用以连接上金属层(16)和沟槽MOS的第一源极区(7)和第二源极区(8)。
3.根据权利要求2所述的沟槽MOS器件，其特征在于所述连接第一源极区(7)的接触孔向下延伸穿过所述第一源极区(7)，底部位于所述阱层(5)内；所述接触孔底部被第二导电类型重掺杂的阱接触区(17)包围。
4.根据权利要求I所述的沟槽MOS器件，其特征在于所述矩形块(9)侧壁垂直于所述外延层(4)表面；所述沟槽(6)侧壁垂直于外延层表面；所述多晶娃栅(11)的侧壁垂直于外延层(4)表面。
5.根据权利要求I所述的沟槽MOS器件，其特征在于所述曲面弧度与位于其下部的椭圆形块(10)的表面弧度相同。
6.根据权利要求I所述的沟槽MOS器件，其特征在于所述阱层(5)的下底面高于所述多晶娃棚(11)下底面的最低点。
专利摘要本实用新型公开低栅漏电容的沟槽MOS器件，包括若干个并联排列的沟槽MOS单胞；单胞中存在沟槽和由单晶硅外延层构成的凸台结构；沟槽的底部为半圆形，位于沟槽中央设置有作为源极区且填充导电多晶的第二源极区，此第二源极区由矩形块和位于此矩形块下端的椭圆形块组成；所述矩形块周边且位于沟槽内设置有作为栅极区的重掺杂第一导电类型的多晶硅栅，此多晶硅栅上表面截止于所述外延层上表面，多晶硅栅下表面为曲面，多晶硅栅的曲面最深处不超过所述椭圆形块的横向中线；所述多晶硅栅与第二源极区之间，以及外延层凸台结构之间均设置有二氧化硅层。本实用新型沟槽MOS器件有效减小了栅漏寄生电容，从而有效减小了器件工作时候的开关损耗，同时显著增强了器件开关工作状态下抑制误开启的能力。
文档编号H01L29/43GK202473929SQ201120501340
公开日2012年10月3日 申请日期2011年12月6日 优先权日2011年12月6日
发明者刘伟, 王凡 申请人:苏州硅能半导体科技股份有限公司