专利名称：用于半导体器件的钝化层的制作方法
技术领域：
本披露总体涉及半导体器件，更特别地，涉及形成用于半导体器件的钝化层的结构和方法。
背景技术：
在典型集成电路(IC)形成エ艺中，在完成金属化之后，形成ー个钝化层或多个钝化层来保护内部半导体器件。钝化层通常通过沉积 氧化层和氮化层来形成。在一些实例中，通过执行等离子体增强化学汽相沉积(PECVD)来形成氧化层和氮化层。然而，传统钝化层具有多个缺点。由于半导体器件的高集成趋势，金属化层之间的距离减小。由于它们的阶梯覆盖的部件，导致PECVD氧化层和PECVD氮化层不能充分地填充金属化层之间的间隙中，从而形成空隙。空隙将减弱对下层半导体器件的机械保护。ー些污染物或湿气可能穿过半导体器件。而且，半导体器件的电子性能将负面地受到影响。从而，整个组件的故障率可能増加。从而，需要用于制造钝化层的改进结构和方法。
发明内容
根据本发明的ー个方面，提供一种半导体器件，包括多个金属化层，包括最顶层金属化层，所述最顶层金属化层具有被ー间隙隔开的两个金属部件，每个金属部件均具有厚度Tl ;以及复合钝化层，包括在氮化层之下的高密度等离子体(HDP)化学汽相沉积(CVD)氧化层，所述复合钝化层设置在所述金属部件之上并且部分填充所述间隙，其中，所述复合钝化层具有厚度T2，所述厚度T2约为所述厚度Tl的20%至50%。优选地,所述HDP CVD氧化层在至少ー个所述金属部件之上形成倾斜屋顶结构。优选地，所述HDP CVD氧化层直接设置在所述金属部件和所述间隙上。优选地，所述氮化层共形地设置在所述HDP CVD氧化层之上。优选地，该半导体器件进ー步包括设置在所述HDP CVD氧化层之上和所述氮化层之下的等离子体增强氧化层(PEOX)。优选地，所述金属部件包括铝。优选地，所述间隙的纵横比约为I. 5至2。优选地，该半导体器件进ー步包括延伸通过所述复合钝化层并且直接设置在至少ー个所述金属部件上的UBM层，以及设置在所述UBM层上的导电柱。优选地,所述厚度Tl约为3 μ m至6 μ m。优选地，所述HDP CVD氧化层具有厚度T3，所述氮化层具有厚度T4，并且所述厚度T3基本大于所述厚度T4。根据本发明的另一方面，提供ー种方法，包括提供包括最顶层金属化层的多个金属化层，所述最顶层金属化层具有被ー间隔隔开的两个金属部件，每个金属部件均具有厚度Tl ;通过进行高密度等离子体(HDP)化学汽相沉积来沉积氧化层，所述氧化层覆盖所述金属部件并且部分填充所述间隙；以及在所述氧化层上沉积氮化物，从而形成包括所述氧化层和所述氮化层的复合钝化层，其中，所述复合钝化层部分填充所述间隙并且具有厚度T2，所述厚度T2约为所述厚度Tl的20%至50%。优选地，所述氧化层在每个所述金属部件之上形成倾斜屋顶结构。优选地，所述氧化层直接沉积在所述金属部件和所述间隙上。优选地，所述氮化层共形地沉积在所述氧化层之上。
优选地，该方法进ー步包括在沉积所述氧化层之后和在沉积所述氮化层之前，沉积等离子体增强氧化层(PEOX)。优选地，所述金属部件包括铝。优选地，所述间隙的纵横比约为I. 5至2。优选地，该方法进ー步包括形成延伸通过所述复合钝化层并且直接与所述两个金属部件之一接触的UBM层，以及在所述UBM层上形成导电柱。优选地,所述厚度Tl约为3 μ m至6 μ m。优选地，所述氧化层具有厚度T3，所述氮化层具有厚度T4，并且所述厚度T3基本大于所述厚度T4。
将參考附图描述典型实施例。应该明白，附图是示意性的，从而不按照比例绘制。图I是根据本披露的一些实施例的制造具有钝化层的半导体器件的方法的流程图。图2至图6是示出根据图I的一个或多个实施例的在制造具有钝化层的半导体器件期间的多个阶段的横截面视图。
具体实施例方式将明白，为了实现本申请的不同特征，以下披露提供了多种不同实施例或实例。以下描述组件和布置的特定实例，以简化本披露。当然，这些仅是实例并且不用于限制。而且，以下说明中的第一部件在第二部件之上、上面或上形成可以包括第一和第二部件直接接触的实施例，并且还可以包括形成插入第一和第二部件的附加部件，使得第一和第二部件不直接接触的实施例。为了简单和清楚起见，多种部件可以按照不同比例任意绘制。本披露包括在半导体晶片上制造的多个芯片。半导体晶片上的多个芯片由芯片之间的分割线划分。在此的术语“晶片”通常称为半导体基板，其上形成多种层和器件结构。在一些实施例中，半导体基板包括硅或化合物半导体，诸如，GaAs、InP、Si/Ge、或SiC。这种层的实例包括介电层、掺杂层、和/或多晶硅层。器件结构的实例包括晶体管、电阻器、和/或电容器，其可以通过或可以不通过互连层互连至附加有源电路。注意，为了简单和清楚起见，在此仅简单地描述ー些处理。从而，将明白，在图I的方法100之前、期间、以及之后可以提供附加处理。现在參考图1，用于制造具有钝化层的半导体器件的方法100开始于框102。在框102处，提供包括最顶层金属化层的多个金属化层。最顶层金属化层具有由间隙分开的两个金属部件。每个金属部件均具有厚度Tl。方法100继续到框104，其中，通过执行高密度等离子体(HDP)化学汽相沉积(CVD)沉积氧化层。氧化层覆盖金属部件并且部分地填充该间隙。在至少ー个实施例中，氧化层直接沉积在金属部件和间隙上。方法100继续到框106，其中，氮化层被沉积在HDP CVD氧化层之上，从而形成复合钝化层。复合钝化层包括HDPCVD氧化层和氮化层。复合钝化层部分地填充间隙并且具有厚度T2。厚度T2约为厚度Tl的20%至50%。在至少ー个实施例中，氮化层共形地沉积在HDP CVD氧化层之上。在另ー实施例中，在HDP CVD氧化层的沉积和氮化层的沉积之间进ー步沉积等离子体增强氧化层。在一个实施例中，方法100进ー步包括在复合钝化层之上形成凸块下金属(UBM)层。UBM层延伸通过复合钝化层并且与至少ー个金属部件的一部分接触。导电柱形成在UBM层之上。还可以在方法100的步骤之前、期间、或之后提供其他层、线、通孔和结构。图2至图6是根据图I的一个或多个实施例的示出在制造具有钝化层的半导体器件200期间的多个阶段的横截面图。现在參考图2，半导体器件200可以包括半导体基板201。半导体基板201可以包括硅或化合物半导体，诸如，GaAs, Si/Ge、或SiC。基板201可以进ー步包括掺杂区，诸如P-阱、N-阱，和/或掺杂有源区，诸如P+掺杂有源区。器件200可以进一歩包括隔离结构，诸如，形成在基板201中的用于使基板201中的有源区与其他区域隔离的浅沟槽隔离(STI)部件或硅的局部氧化(LOCOS)部件。在ー个实例中，有源区可以被配置为N-型金属氧化物半导体(NMOS)器件或P-型金属氧化物半导体(PMOS)器件。器件200可以进一歩包括叠加在基板201上的器件结构，诸如，晶体管、电阻器、和/或电容器(未不出)。接下来，在基板201之上形成多个介电层205。在介电层205内设置多个金属化层203A/203B和导电通孔207。金属化层203A/203B和通孔207电连接集成电路组件，并且将电连接从下层集成电路组件提供至上层。金属化层203A/203B包括最顶层金属化层203B。最顶层金属化层203B具有由具有纵横比约为I. 5至2的间隙211分离的两个金属部件203B1。每个金属部件203B1均具有约3微米(ym)至6μπι的厚度Tl。在至少ー个实施例中，金属部件203Β1包括线、条、柱、和/或块。在一个实例中，介电层205通过沉积技术(诸如，化学汽相沉积(CVD)和/或高密度等离子体(HDP) CVD处理)形成。在一些实施例中，介电层205由介电常数(k值)在约2. 9和约3. 8之间的低介电常数(低_k)绝缘材料、k值在约2. 5和约2. 9之间的超低_k (ULK)绝缘材料、或者低_k绝缘材料的一些组合形成。金属化层203A/203B可以包括导电材料，诸如，铝、铝合金、铜、铜合金、或其组合。在一些实施例中，金属化层203A/203B通过物理汽相沉积(PVD)(诸如，使用铝、铜、或其合金制成的溅射靶的溅射沉积)被沉积，之后通过光刻法图案化金属化层203A/203B并且蚀亥IJ。在至少ー个实施例中，金属部件203B1包括铝。參考图3，通过执行高密度等离子体(HDP)化学汽相沉积(CVD)来沉积氧化层213。HDP CVD氧化层213覆盖金属部件203B1并且部分地填充间隙211。HDP CVD氧化层213具有超过O. 2 μ m的厚度T3。HDP CVD是在高真空下和在高等离子体激励电压下执行的一种类型的等离子体增强CVD，以改善填充小的高纵横比结构的能力。通过在形成氧化层期 间交替沉积模式和溅射模式来执行HDP CVD。由于HDP CVD氧化沉积的特性，覆盖在金属部件203B1上的氧化层213朝向金属部件203B1的中部变厚，并且朝向金属部件203BI的边缘变薄，并且在金属部件203B1之间的间隙211之上。同样地，形成氧化层213以填充间隙211的底部和在每个金属部件203B1之上的倾斜屋顶结构215。相反地，在使用PECVD的传统方法中，氧化层倾向于在金属部件的边缘处突出(overhang),并且通过在突出物之下形成的空间过早地密封间隙的机会更高。因此，不适于保护金属部件的底部侧壁。在该实施例中，具有部分填充的间隙211的HDP CVD氧化层213的倾斜屋顶结构215消除了传统方法中的缺陷。HDP CVD氧化层213很好地覆盖了金属部件203B1的底部侧壁，以防止污染物或湿气。通过用HDP CVD氧化层213部分地填充间隙211，消除了由突出的氧化层导致的空隙问题。在不用厚氧化层完全填充间隙211的情况下，本申请的实施例对于处理时间来说改进了效率并減少了制造成本。在至少ー个实施例中，四こ氧基甲硅烷(TEOS)氧化物层可以通过等离子体增强化学汽相沉积(PECVD)被沉积在HDP CVD氧化层213之上。PECVD使用射频电源生成辉光放电，以将能量转移到反应气体，允许在较低温度下在基板上进行沉积。PECVD具有在沉积膜上的理想特性，诸如，良好的粘附力、低针孔密度、好的阶跃式覆盖率(step coverage)、以及适当电气性质。參考图4，在HDP CVD氧化层213之上共形地沉积氮化层219。氮化层219通过PECVD被沉积。氮化层219可以包括氮化硅(SiN)或氮氧化硅(SiON)。氮化层219防止或减少对集成电路的湿气、机械和辐射伤害。在至少ー个实施例中，HDP CVD氧化层213的厚度T3基本大于氮化层219的厚度T4。HDP CVD氧化层213和氮化层219形成复合钝化层。复合钝化层部分地填充间隙211并且具有约为厚度Tl的20%至50%的厚度T2。在不通过厚钝化层完全填充间隙211的情况下，本申请的实施例在处理时间方面具有改进的效率、減少制造成本、以及通过相对较薄的钝化层对下层集成电路进行鲁棒保护。接下来，执行光刻法和蚀刻，以通过复合钝化层选择性地图案化开ロ，以暴露金属部件203B1中的一个的顶面。參考图5，凸块下金属(UBM)层221形成在氮化层219之上并且在开ロ的侧壁划线，并且与金属部件203B1的暴露部分接触。在一些实施例中，UBM层221包括多层导电材料，诸如，钛层、铜层、和/或镍层。在一些实施例中，UBM层221中的每层优选使用电镀处理(诸如，电镀法)形成，但是可以根据将被使用的材料可替换地使用形成的其他处理(诸如，溅射、蒸发或无电镀处理)。在传统方法中，氧化层倾向于在金属部件203B1的边缘处突出，并且间隙211没有被氧化层很好地密封。间隙211之上的接缝形成在氧化层中。接下来，UBM层形成在氧化层的接缝中。接缝中的UBM层的厚度比其他部分薄。UBM层的非均一厚度可能导致用于随后凸块形成处理的UBM层的差的粘附カ和差的质量。有利地，该实施例的复合钝化层部分地填充间隙211并且在间隙211中留有足够空间。UBM层221可以共形地形成在复合钝化层的顶面上和间隙211内。可以消除在氧化层的接缝中形成UBM层的缺陷。接下来，光刻胶(未示出)形成在UBM层211上并且逐渐形成(develop)以形成 使开口中的UBM层221暴露并且在金属部件203B1的暴露部分之上的孔。光刻胶层用作用于形成导电柱的金属沉积处理的模型。在一些实施例中，导电材料通过蒸发、电镀或丝网印刷被沉积在孔中，以在UBM层221之上形成导电柱，如图6所示。导电材料包括多种金属或金属合金中的任何ー个，诸如焊料或铜。在去除光刻胶层之后，不被导电柱223覆盖的UBM层221通过将UBM层221的暴露部分向下蚀刻至下层氮化层219的蚀刻处理去除。在导电柱223下面的剩余UBM层221被沉积在开ロ的侧壁之上、氮化层219的一部分之上，并且与金属部件203B1的暴露部分接触。在至少ー个实施例中，导电柱223是铜柱。在另ー实施例中，导电柱223是焊料，其中，焊料通过加热被回流，以形成焊料块。本发明的多种实施例可 以被用于减少传统钝化层结构的缺点。例如，在多种实施例中，部分填充间隙211的HDP CVD氧化层213的倾斜屋顶结构215消除了使用PECVD的传统方法中的缺陷。HDP CVD氧化层213很好地覆盖金属部件203B1的底部侧壁，以防止污染物或湿气。通过用HDP CVD氧化层213部分地填充间隙211，消除了由突出的氧化层导致的空隙问题。在用厚钝化层没有完全填充间隙211的情况下，提高了处理时间的效率，減少了成本，并且实现了通过相对薄的复合钝化层对下层集成电路的鲁棒保护。尽管已经详细地描述了本发明及其优势，但应该理解，可以在不背离所附权利要求限定的本发明主g和范围的情况下，做各种不同的改变，替换和更改。而且，本申请的范围并不仅限于本说明书中描述的エ艺、机器、制造、材料组分、装置、方法和步骤的特定实施例。作为本领域普通技术人员应理解，通过本发明，现有的或今后开发的用于执行与根据本发明所采用的所述相应实施例基本相同的功能或获得基本相同结果的エ艺、机器、制造，材料组分、装置、方法或步骤根据本发明可以被使用。因此，所附权利要求应该包括在这样的エ艺、机器、制造、材料组分、装置、方法或步骤的范围内。
权利要求
1.一种半导体器件,包括 多个金属化层，包括最顶层金属化层，所述最顶层金属化层具有被ー间隙隔开的两个金属部件，每个金属部件均具有厚度Tl ;以及 复合钝化层，包括在氮化层之下的高密度等离子体(HDP)化学汽相沉积(CVD)氧化层，所述复合钝化层设置在所述金属部件之上并且部分填充所述间隙，其中，所述复合钝化层具有厚度T2，所述厚度T2约为所述厚度Tl的20%至50%。
2.根据权利要求I所述的半导体器件，其中，所述HDPCVD氧化层在至少ー个所述金属部件之上形成倾斜屋顶结构且直接设置在所述金属部件和所述间隙上，其中，所述氮化层共形地设置在所述HDP CVD氧化层之上。
3.根据权利要求I所述的半导体器件，进ー步包括设置在所述HDPCVD氧化层之上和所述氮化层之下的等离子体增强氧化层(PEOX)。
4.根据权利要求I所述的半导体器件，其中，所述金属部件包括铝，其中，所述间隙的纵横比约为I. 5至2。
5.根据权利要求I所述的半导体器件，进ー步包括延伸通过所述复合钝化层并且直接设置在至少ー个所述金属部件上的UBM层，以及设置在所述UBM层上的导电柱，其中，所述厚度Tl约为3 ii m至6 ii m，其中，所述HDP CVD氧化层具有厚度T3，所述氮化层具有厚度T4,并且所述厚度T3基本大于所述厚度T4。
6.ー种方法，包括 提供包括最顶层金属化层的多个金属化层，所述最顶层金属化层具有被ー间隔隔开的两个金属部件，每个金属部件均具有厚度Tl ； 通过进行高密度等离子体(HDP)化学汽相沉积来沉积氧化层，所述氧化层覆盖所述金属部件并且部分填充所述间隙；以及 在所述氧化层上沉积氮化物，从而形成包括所述氧化层和所述氮化层的复合钝化层，其中，所述复合钝化层部分填充所述间隙并且具有厚度T2，所述厚度T2约为所述厚度Tl的20%至 50%。
7.根据权利要求6所述的方法，其中，所述氧化层在每个所述金属部件之上形成倾斜屋顶结构，其中，所述氧化层直接沉积在所述金属部件和所述间隙上，其中，所述氮化层共形地沉积在所述氧化层之上。
8.根据权利要求6所述的方法，进ー步包括在沉积所述氧化层之后和在沉积所述氮化层之前，沉积等离子体增强氧化层(PEOX)。
9.根据权利要求6所述的方法，其中，所述金属部件包括铝，其中，所述间隙的纵横比约为I. 5至2。
10.根据权利要求6所述的方法，进ー步包括形成延伸通过所述复合钝化层并且直接与所述两个金属部件之一接触的UBM层，以及在所述UBM层上形成导电柱，其中，所述厚度Tl约为3 ii m至6 ii m，所述氧化层具有厚度T3，所述氮化层具有厚度T4，并且所述厚度T3基本大于所述厚度T4。
全文摘要
本披露的实施例提供了一种半导体器件。该半导体器件包括包括最顶层金属化层的多个金属化层。最顶层金属化层具有厚度为T1并且分开一间隙的两个金属部件。复合钝化层包括在氮化层之下的HDP CVD氧化层。复合钝化层设置在金属部件之上并且部分填充间隙。复合钝化层具有厚度T2，约为厚度T1的20％至50％。
文档编号H01L21/314GK102651346SQ20121002066
公开日2012年8月29日 申请日期2012年1月20日 优先权日2011年2月28日
发明者倪其聪, 刘人豪, 林崇民, 林晓因 申请人:台湾积体电路制造股份有限公司