专利名称：锚定的导电通孔及形成方法
技术领域：
本公开一般地涉及半导体エ艺，并且更具体地说，涉及ー种锚定的导电通孔(,anchored conductive via)及形成万法。
背景技术：
在半导体エ艺中，金属层与下方表面的粘接有时不足以承受来自半导体封装的机械应カ或热应力。这可能导致金属层从下方的表面抬升或与其分离。这种抬升或者分离可能导致例如电开路或者提供了湿气或者污染物进入的路径
发明内容
根据本发明ー个方面，提供了一种用于形成导电通孔的方法，包括形成具有导电材料的表面的导电接触结构；在所述导电接触结构上形成底切层，所述底切层是与所述导电材料的表面不同的材料；在所述底切层在和所述导电接触结构上形成电介质层，所述底切层位于所述电介质层与所述导电接触结构之间；在所述导电接触结构上的所述电介质层中形成开ロ ；通过所述电介质层中的开ロ去除所述底切层的材料，其中通过所述电介质层中的开ロ露出所述导电接触结构的表面，其中通过去除所述底切层的材料形成的开ロ比所述电介质层中的开ロ宽，使得所述电介质层具有在所述导电接触结构上方的与所述电介质层中的开ロ相邻的悬突部分；以及以导电填充材料填充通过所述去除所述底切材料形成的开ロ并且至少部分地填充所述电介质层中的开ロ，其中所述填充形成位于所述电介质层的所述悬突部分与所述导电接触结构之间的导电填充材料。根据本发明另一方面，提供了ー种集成电路，包括导电接触结构，包括具有最高点的主顶表面；电介质层，位于所述主顶表面上，所述电介质层包括位于所述主顶表面上的悬突部分，所述悬突部分限定开ロ，其中所述悬突部分具有与所述主顶表面的所述最高点所在的平行面垂直分离的下侧平面；以及导电材料结构，与所述导电接触结构电导通，其中所述导电材料结构包括垂直地位于所述悬突部分的下侧平面与所述导电接触结构的所述主顶表面之间的第一部分，所述导电材料结构包括至少部分地填充所述悬突部分所限定的所述开ロ的第二部分。
以示例的方式示出了本发明，并且本发明不受附图的限制，在附图中，相同的附图标记指示类似的単元。附图中的単元出于简化和清楚起见而示出的，而不必按比例绘制。图I示出根据本发明一个实施例的处于エ艺阶段的半导体结构10。图2示出根据本发明一个实施例的处于后续エ艺阶段的图I所示半导体结构10。图3示出根据本发明一个实施例的处于后续エ艺阶段的图2所示半导体结构10。图4示出根据本发明一个实施例的处于后续エ艺阶段的图3所示半导体结构10。图5示出根据本发明一个实施例的处于后续エ艺阶段的图4所示半导体结构10。
图6示出根据本发明一个实施例的处于エ艺阶段的半导体结构100。图7示出根据本发明一个实施例的处于后续エ艺阶段的图6所示半导体结构100。图8示出根据本发明一个实施例的处于后续エ艺阶段的图7所示半导体结构100。图9示出根据本发明一个实施例的处于后续エ艺阶段的图8所示半导体结构100。
具体实施例方式在一个实施例中，为了改善导电通孔与下方金属垫盘(pad)的粘接，在金属垫盘上形成锚定的导电通孔。在一个实施例中，在金属垫盘上形成电介质层，并且在该电介质层中形成开ロ，导致在该金属垫盘上的电介质层的悬突部分。然后，该开ロ被至少部分填充以导电材料，以形成导电通孔，其中，导电材料形成在所述悬突部分的下方，以形成在电介质的悬突部分下延伸的导电通孔的锚部分。以这样的方式，锚部分可以允许改善导电通孔对下方的金属垫盘的粘接性。在一个实施例中，该导电材料被形成为具有张性(tensile)内 部应力，使得它紧压着电介质的悬突部分。以这样的方式，电介质层与导电通孔之间的间隙可以被进一步减小。图I示出根据本发明一个实施例的半导体结构10，其具有器件结构16，器件结构16包括多个互连层14和最終金属层12。注意，器件结构16可以是集成电路的一部分，并且可以是晶片或者エ件的一部分。最終金属层12包括处于器件结构16的顶表面的金属垫盘26和金属垫盘28。金属垫盘26和28可以由诸如例如铜或者铝的金属形成。注意，金属垫盘26和28每ー个也可以被称为导电接触结构。互连层14可以包括任意数量的可以用于在最終金属层12与器件结构16内的位于互连层14下方的任何器件之间路由电信号的互连层。互连层14包括导电互连18和20以及导电通孔22和24，其中导电通孔22将导电互连18电连接到金属垫盘26，而导电通孔24将导电互连20电连接到金属垫盘28。互连层14的导电部分(例如，导电通孔22和24以及导电互连18和20)可以由例如铜或者铝形成。器件结构16包括围绕金属层12和互连层14的导电部分的层间电介质(ILD) 30。注意,如下面将參考替代实施例所描述的，金属层12可以不是最終金属层，因为可以在金属层12之后形成另外的互连层。仍參考图1，结构10包括在器件结构16上(在金属垫盘26和28上及在ILD 30上)形成的底切层32。金属垫盘26和28每ー个都具有导电材料的顶表面，并且底切层32是与金属垫盘26和28的表面不同的材料。在一个实施例中，底切层32可以是诸如例如ニ氧化硅的电介质材料。此外，在一个实施例中，底切层32可以由与ILD 30不同的电介质材料形成。结构10还包括形成在底切层32上的钝化层34。钝化层34可以被称为电介质层，并且可以包括任何适当的电介质材料。在一个实施例中，底切层32是粘接到上面的钝化层34并粘接到下面的最終金属层12的粘接层。注意，器件结构16的器件可以是任何类型的，并且可以形成在任何类型的半导体基板上。例如，半导体基板可以包括任何半导体材料或者材料组合，诸如砷化镓、锗娃、绝缘体上娃(SOI)、娃、单晶娃等以及它们的组合。此外,在一个实施例中，底切层32形成在器件结构16 (其可以是エ件的一部分)的表面的处于导电接触结构之外(金属垫盘26和28之外)的区域上。类同地，钝化层34也可以形成在器件结构16的表面的处于导电接触结构之外的区域上。图2示出根据本发明一个实施例的在金属垫盘26和金属垫盘28上的钝化层34中分别形成开ロ 36和38之后的图I所示结构10。在一个实施例中，进行蚀刻穿过钝化层34，以露出金属垫盘26和28上的底切层32。因此，开ロ 36和38 (分别在金属垫盘26和28上)姆ー个都露出下面的一部分底切层32。图3示出根据本发明一个实施例的在使开ロ 36和38延伸以分别露出金属垫盘26和28后的图2所示结构10。开ロ 36和38被形成为使得它们分别露出下面的金属垫盘26和28，并且导致与每个开ロ 36和38相邻的钝化层34的悬突部分。例如，在一个实施例中，进行各向同性蚀刻，以使得底切层32的在开ロ 36和38内的部分被移除，从而底切钝化层34。(因此，注意，底切层32是可以相对于钝化层34选择性蚀刻的材料。)以这样的方式，钝化层34包括邻近开ロ 36的悬突部分40和邻近开ロ 38的悬突部分42。因此，注意，开ロ36包括位于金属垫盘26与钝化层34之间的底部部分，所述底部部分具有比钝化层34内的顶部部分宽的开ロ。类同地，开ロ 38包括位于金属垫盘28与钝化层34之间的底部部分，所述底部部分具有比钝化层34内的顶部部分宽的开ロ。如图3所示，金属垫盘26和28的顶表面分别通过开ロ 36和38露出，其中通过去除部分底切层32形成的开ロ比钝化层34中的开ロ宽，从而钝化层34具有分别邻近开ロ 36和38的悬突部分40和42。此外，注意， 在开ロ 36和38的延展后，留下底切层32围绕金属垫盘26和28的部分。图4不出根据本发明一个实施例的以导电材料填充开ロ 36和38后的图3所不结构10。在一个实施例中，在开ロ 36中形成导电材料44(也被称为导电填充材料)，以使得导电材料44填充通过底切层32形成的底切ロ。即，在金属垫盘26之上的钝化层34的悬突部分40下，形成导电材料44。类同地，在开ロ 38中形成导电材料46，以使得导电材料46填充由底切层32形成的底切ロ，从而在金属垫盘28之上的钝化层34的悬突部分42下形成导电材料46。在一个实施例中，导电材料44和46姆ー个包括诸如镍、招或者铜的金属。在一个实施例中，导电材料44和46分别具有按重量计85%或者更高的镍含量。在ー个实施例中，导电材料44和46是通过在开ロ 36和38内金属无电镀形成的镀层金属。在所不的实施例中，导电材料44和46被形成为使得它们溢出到围绕每ー开ロ 36和38的钝化层34的顶表面上。然而，在替代实施例中，导电材料44和46可以被形成为使得它们保持与钝化层34的顶表面基本齐平，或者低于钝化层34的顶表面。即，导电材料44和46填充通过去除底切层32形成的开ロ，并且至少部分地填充钝化层34内的开ロ 36和38。因此，可以明白每ー导电材料44和46是如何通过填充在钝化层34的悬突部分之下的那些位置中而形成锚定的导电通孔的。此外，在一个实施例中，导电材料44和46被形成为使得它们具有内部张应力。以这样的方式，导电材料44收缩，以便对钝化层34的悬突部分40施加压力，以使得导电材料44围绕钝化层34的部分夹紧钝化层34。例如，悬突部分40和金属垫盘26之间的导电材料44对悬突部分40提供向上的压力，而重叠在钝化层34的顶表面上的导电材料44对钝化层34顶表面提供向下的压カ。相同的描述也适用于导电材料46,导电材料46对钝化层34的悬突部分42施加压カ使得导电材料46夹紧钝化层34。如果导电材料44和46不重叠在钝化层34的顶表面上，则利用导电材料对钝化层34的悬突部分施加的向上压力，仍可以实现改善的粘接性。此外，注意，内部张应カ提供的压カ还可以帮助减小在导电材料44和46与钝化层34之间可能存在的任何间隙。在一个实施例中，在无电镀エ艺期间，通过使镀液的磷含量在以重量计5. 0%至10. O %的范围内，通过将镀液的pH值调节到4或者更高，利用3安培每平方分米(A/dm2)或者更低的电流密度，或者它们的组合，来实现内部张应力。在一个实施例中，可以完成结构10的加工使得它作为集成电路的一部分并且被从晶片单颗化(singulate)或者随后被封装。图5示出根据其中金属层12不是器件结构16的最終金属层的ー个实施例的在金属层12上形成附加互连层的结构10。例如，如上所述，金属层12可以是中间金属层，其中形成锚定的导电通孔以改善粘接性，例如中间金属层之间的粘接性。在图5所示的实施例中，互连层54形成在钝化层34和导电通孔44和46上。(在一个实施例中，在以导电材料填充开ロ 36和38后，可以执行平坦化，诸如，例如可以执行化学机械抛光(CMP)。)互连层54包括图形化的金属层，该图形化的金属层具有分别与导电通孔44和46电接触(即，电导通)的导电互连部分48和50以及位于导电互连部分之间的ILD 52。因此，可以继续后面的エ艺以形成集成电路所需数量的互连层。图6示出根据本发明一个实施例的结构100。结构100包括器件结构16 (其与结构10的器件结构16类同，因此，上面对结构10的器件结构16所做的所有描述以及其中具有相同附图标记的单元也适用于图6-9)。结构100还包括具有在金属垫盘26上的第一物理隔离结构60以及在金属垫盘28上的第二物理隔离结构62的图形化的底切材料层。注意，根据金属层12的需要，图形化的底切材料层可以具有任意数量的底切材料的物理隔离结构。此外，注意，物理隔离结构60和62也可以被称为底切层部分60和62。在一个实施例中，图形化的底切材料层(例如，底切层部分60和底切层部分62)包括与金属垫盘26和28的顶表面的导电材料不同的材料。在一个实施例中，图形化的底切材料层包括电介质材料，诸如，例如氧化硅或者氮化硅。替代地，所述底切层部分可以包括诸如铝的导电材料。在该实施例中，底切材料的导电材料可以与金属垫盘26和28的底切材料不同。在一个实施例中，形成图形化的底切材料层包括在器件结构16(其可以是エ件的一部分)的表面上形成底切层，其中在器件结构16的处于导电接触结构(诸如金属垫盘26和28)之外的区域上形成底切层。随后，可以将底切层图形化，以在金属垫盘26和28上分別形成物理隔离结构60和62。仍參考图6，在图形化的底切材料层上形成钝化层64(也被称为电介质层)。SP，它形成在底切层部分60和62在以及在金属层12和金属垫盘26和28上。注意，可以利用多个电介质层来形成钝化层64，并且钝化层64可以包括任何适当的电介质材料。此外，注意，钝化层64围绕物理隔离结构60和62中每ー个的所有外周侧。图7示出根据本发明一个实施例的在金属垫盘26和28上在钝化层64中分别形成了开ロ 66和68后的图6所示结构100。在一个实施例中，进行蚀刻穿过钝化层64，以露出金属垫盘26上的底切层部分60和金属垫盘28上的底切层部分62。因此，开ロ 66和68每ー个都露出下面的图形化的底切材料层的部分。图8不出根据本发明一个实施例的在使开ロ 66和68延展从而分别露出金属垫盘26和28后的图7所示结构100。开ロ 66和68被形成为使得它们分别露出下方的金属垫盘26和28，并且产生与每ー开ロ 66和68相邻的钝化层64的悬突部分。例如，在一个实施 例中，执行各向同性蚀刻，以使得开ロ 66内的底切层部分60的全部或者部分以及开ロ 68内的底切层部分62的全部或者部分被去除，从而底切钝化层64。(因此，注意，图形化的底切材料层包括可以相对于钝化层64选择性地蚀刻的材料。)以这样的方式,钝化层64包括邻近开ロ 66的悬突部分70和邻近开ロ 68的悬突部分72。因此，注意，开ロ 66包括位于金属垫盘26与悬突部分70之间的底部部分，该底部部分具有比钝化层64内的顶部部分宽的开ロ。类同地，开ロ 68包括位于金属垫盘28与悬突部分72之间的底部部分，其具有比钝化层64内的顶部部分宽的开ロ。如图8所示，金属垫盘26和28的顶表面分别通过开ロ66和68露出，其中通过去除底切层部分60和62而形成的开ロ每一均比钝化层64内的相应开ロ宽，从而钝化层64具有分别与开ロ 66和68相邻的悬突部分70和7。图9不出根据本发明一个实施例的以导电材料填充开ロ 66和68后的图8所不结构100。在一个实施例中,在开ロ 66内形成导电材料74(也被称为导电填充材料)，以使得导电材料44填充底切层部分60形成的底切ロ。即，在金属垫盘26上的钝化层64的悬突部分70的下面形成导电材料74。类同地，在开ロ 68内形成导电材料76，以使得导电材料76填充底切层部分62形成的底切ロ，从而在金属垫盘28上的钝化层64的悬突部分72的下面形成导电材料76。在一个实施例中，导电材料74和76每ー均包括诸如镍、铝或者铜的金属。在一个实施例中，导电材料74和76每ー均具有以重量计85%或者更高的镍含量。在一个实施例中，导电材料74和76是在开ロ 66和68内通过金属的无电镀形成的镀层金属。在所不的实施例中，导电材料74和76被形成为使得它们溢出到围绕姆ー开ロ 66和68的钝化层64的顶表面上。然而，在替代实施例中，导电材料74和76可以形成为使得它们保持与钝化层64的顶表面基本上齐平或者低于钝化层64的顶表面。即，导电材料74和76填充通过去除底切层部分60和62形成的开ロ，并且至少部分地填充钝化层64内的开ロ 66和68。因此，可以明白，导电材料74和76每ー个是如何通过填充在钝化层64的悬突部分之下的位置中而形成锚定的导电通孔的。此外，在一个实施例中，导电材料74和76被形成为使得它们具有内部张应力。以这样的方式，悬突部分70和金属垫盘26之间的导电材料74对悬突部分70提供向上的压力，而重叠在钝化层64的顶表面上的导电材料74对钝化层64的顶表面提供向下的压力。相同的描述也适用于导电材料76。如果导电材料74和76不重叠在钝化层64的顶表面上，则通过导电材料对钝化层64的悬突部分施加的向上压力，仍可以实现改善的粘接性。此夕卜，注意，内部张应カ提供的压カ还可以帮助减小在导电材料74和76与钝化层64之间可能存在的任何间隙。在一个实施例中，在无电镀エ艺期间，通过使镀液的磷含量在以重量计
5.O %至10. 0%的范围内，通过将镀液的pH值调节到4或者更高，利用具有3安培每平方分米(A/dm2)或者更低的电流密度的镀エ艺，或者它们的组合，来实现内部张应力。在ー个实施例中，可以完成结构10的エ艺使得它是集成电路的一部分并且从晶片单颗化或者随后被封装。替代地，可以在结构100上形成附加互连层，如參考例如图5的例子就结构10所描述的。因此，可以明白，图1-9的实施例是如何形成如下的集成电路的，所述集成电路具有导电接触结构(诸如，金属垫盘26)，该导电接触结构具有主顶表面和最高点；位于主顶表面上的电介质层(诸如，钝化层34、或者64)，其中该电介质层包括在主顶表面上的悬突部分(诸如部分40、42、70、或者72)。悬突部分限定开ロ(诸如，开ロ 36、38、68、或者68)，并且悬突部分具有与主顶表面的最高点所在的平行面垂直分离的下侧平面。该集成电路还可以包括与导电接触结构电导通的导电材料结构(诸如，例如，导电填充物44、46、74、或者76)。所述导电材料结构包括垂直地位于悬突部分的下侧平面与导电接触结构的主顶表面之间的第一部分。即，导电材料可以包括位于通过去除底切层(诸如，底切层32或者底切层部分60或者62)而形成的底切ロ区域内并且在悬突部分下的第一部分。所述导电材料结构还包括至少部分地填充悬突部分所限定的开ロ的第二部分(该开ロ可以是例如钝化层34中的开ロ 36或者38或者钝化层64中的开ロ 66或者68)。至此，应当理解，已经提供了一种用于形成可以改善粘接性并且减小间隙的锚定的导电通孔的方法。在一个实施例中，钝化层下的底切材料层被选择性地蚀刻，以形成与露出的金属垫盘上的开ロ相邻的钝化层的悬突部分。然后，在该开口和底切口中(由所述选择性蚀刻产生)形成导电材料，以使该导电材料填充金属垫盘与钝化层的悬突部分之间的空间。这些填充的底切ロ提供了用于导电通孔的锚，这可以有助于维持导电通孔对下方的金属垫盘更好的粘接性。此外，导电材料可以被形成为使得它具有内部张应力。此外，本说明书和权利要求书中的术语“前”、“后”、“顶”、“底”、“上”、“下”等(如果存在的话)用于描述性的目的，而不是必然说明的固定的相对位置。应当理解，如此使用的术语在适当环境下可以互换，以使得在此描述的本发明的实施例例如能够以在此所示的或者以另外的方式描述的取向之外的其他取向工作。 尽管參考特定实施例描述了本发明，但是可以进行各种修改和变更，而不脱离下面的权利要求书所描述的本发明的范围。例如，锚定的导电通孔可以用于最终金属层上和/或用于中间金属层上。因此，说明书和附图应被认为是说明性的，而不是限制性意义，并且所有这些修改被包括在本发明的范围内。在此就特定实施例描述的任何益处、优点或者问题的解决方案均不应被看作是任何或者所有权利要求的关键的、需要的、或实质性的特征或者要素。此外，在此使用的术语“一” (“a”或者“an”)被定义为ー个或者多于ー个。此夕卜，权利要求中诸如“至少ー个”和“一个或者多个”的引语的使用，不应被认为暗示了通过“一”(不定冠词“a”或者“an”)对另ー个权利要求要素的引用将含有这样引用的权利要求要素的任何特定权利要求限制为仅含有ー个该要素的发明，即使在同一权利要求包括了引语“ー个或者多个”或者“至少ー个”以及诸如“a”或者“an”的不定冠词时也是如此。这同样适用于定冠词的使用。除非另有说明，诸如“第一”和“第二”的术语用于任意地区分这些术语描述的要素。因此，这些术语并不必然表示这些要素的时间或者其他方面的优先性。下面是本发明的各种实施例。项目I包括一种用于形成导电通孔的方法，包括形成具有导电材料的表面的导电接触结构；在所述导电接触结构上形成底切层，所述底切层是与所述导电材料的表面不同的材料；在所述底切层在和所述导电接触结构上形成电介质层，所述底切层位于所述电介质层与所述导电接触结构之间；在所述导电接触结构上的所述电介质层中形成开ロ ；通过所述电介质层中的开ロ去除所述底切层的材料，其中通过所述电介质层中的开ロ露出所述导电接触结构的表面，其中通过去除所述底切层的材料形成的开ロ比所述电介质层中的开ロ宽，使得所述电介质层具有在所述导电接触结构上方的与所述电介质层中的开ロ相邻的悬突部分；以及以导电填充材料填充通过所述去除所述底切材料形成的开ロ并且至少部分地填充所述电介质层中的开ロ，其中所述填充形成位于所述电介质层的所述悬突部分与所述导电接触结构之间的导电填充材料。
项目2包括项目I所述的方法，其中所述底切材料的特征在于是电介质材料。项目3包括项目I所述的方法，其中所述底切材料包括ニ氧化硅。项目4包括项目3所述的方法，其中所述电介质材料包括氮化硅。项目5包括项目I所述的方法，其中所述去除底切层的材料包括利用采用对所述底切材料具有选择性而对所述电介质材料没有选择性的蚀刻化学品的各向同性蚀刻。项目6包括项目I所述的方法，其中形成所述底切层包括在エ件的表面上形成所述底切层，所述エ件包括所述导电接触结构，其中在所述エ件的所述表面上形成所述底切层包括在所述导电接触结构外的区域上形成所述底切层；形成所述电介质层包括在位于所述导电接触结构外的所述区域中在所述底切层上形成所述电介质层；去除所述底切层的材料导致在至少ー些所述区域中残留所述底切层的材料。
项目7包括项目6所述的方法，其中所述底切层的材料用作粘接层，用于将所述电介质层粘接到所述エ件的表面上。项目8包括项目I所述的方法，其中形成所述底切层包括在エ件的表面上形成所述底切层，所述エ件包括所述导电接触结构，其中所述在所述エ件的表面上形成所述底切层包括在所述导电接触结构之外的区域上形成所述底切层；形成所述底切层包括将所述底切层图形化，以在所述导电接触结构上形成所述底切层的物理隔离结构；形成所述电介质层还包括在所述物理隔离结构上形成所述电介质层，以使得所述电介质层围绕所述物理隔离结构的所有外周侧；其中所述物理隔离结构的宽度比所述电介质层中的开ロ宽。项目9包括项目8所述的方法，其中去除所述底切层的材料包括去除所述物理隔离结构的所有材料。项目10包括项目I所述的方法，其中所述电介质层的特征在于是钝化层，并且所述导电接触结构的特征在于是位于集成电路的最終金属层中的导电结构。项目11包括项目I所述的方法，其中所述填充开ロ被执行为使得导电填充材料具有内部张应力，以对所述悬突部分提供向上压力。项目12包括项目11所述的方法，其中所述至少部分地填充开ロ包括在所述电介质层顶表面上方以所述导电填充材料填充所述开ロ，以及在与所述电介质层的开ロ相邻的所述电介质层的所述顶表面上的区域中形成导电填充材料，其中所述导电填充材料具有内部张应力，以对与所述电介质层的开ロ相邻的所述区域处的所述电介质层的所述顶表面提供向下压力。项目13包括项目I所述的方法，其中通过所述导电填充材料的镀エ艺，执行所述填充开口和所述至少部分地填充开ロ的步骤。项目14包括项目I所述的方法，其中通过所述导电填充材料的无电镀エ艺，执行所述填充开口和所述至少部分地填充开ロ的步骤。项目15包括项目I所述的方法，其中所述导电填充材料具有以重量计至少85.0%
的镍含量。项目16包括项目I所述的方法，其中所述导电填充材料具有以重量计在5.0%至
10.O %范围内的磷含量。项目17包括项目I所述的方法，其中通过利用4. O或更高的pH水平的镀液的镀エ艺，执行所述填充开口和所述至少部分地填充开ロ的步骤。
项目18包括项目I所述的方法，其中通过具有3. O安培每平方分米或更低的电流密度的镀エ艺，执行所述填充开口和所述部分地填充开ロ的步骤。项目19包括项目I所述的方法，其中所述至少部分地填充开ロ包括填充所述开ロ的所述顶表面之上的开ロ ；所述方法包括将所述电介质材料和所述导电填充材料的顶表面平坦化；所述方法还包括在平坦化的导电填充材料的顶表面之上与平坦化的导电填充材料的电导通地形成导电结构。项目20包括ー种集成电路，包括导电接触结构，包括具有最高点的主顶表面；电介质层，位于所述主顶表面上，所述电介质层包括位于所述主顶表面上的悬突部分，所述悬突部分限定开ロ，其中所述悬突部分具有与所述主顶表面的所述最高点所在的平行面垂直分离的下侧平面；以及导电材料结构，与所述导电接触结构电导通，其中所述导电材料结构包括垂直地位于所述悬突部分的下侧平面与所述导电接触结构的所述主顶表面之间的第一部分，所述导电材料结构包括至少部分地填充所述悬突部分所限定的所述开ロ的第二部 分。
权利要求
1.一种用于形成导电通孔的方法，包括 形成具有导电材料的表面的导电接触结构； 在所述导电接触结构上形成底切层，所述底切层是与所述导电材料的表面不同的材料； 在所述底切层在和所述导电接触结构上形成电介质层，所述底切层位于所述电介质层与所述导电接触结构之间； 在所述导电接触结构上的所述电介质层中形成开ロ； 通过所述电介质层中的开ロ去除所述底切层的材料，其中通过所述电介质层中的开ロ露出所述导电接触结构的表面，其中通过去除所述底切层的材料形成的开ロ比所述电介质层中的开ロ宽，使得所述电介质层具有在所述导电接触结构上方的与所述电介质层中的开ロ相邻的悬突部分；以及 以导电填充材料填充通过所述去除所述底切材料形成的开ロ并且至少部分地填充所述电介质层中的开ロ，其中所述填充形成位于所述电介质层的所述悬突部分与所述导电接触结构之间的导电填充材料。
2.根据权利要求I所述的方法，其中所述底切材料的特征在于是电介质材料。
3.根据权利要求I所述的方法，其中所述底切材料包括ニ氧化硅。
4.根据权利要求3所述的方法，其中所述电介质材料包括氮化硅。
5.根据权利要求I所述的方法，其中所述去除底切层的材料包括 利用采用对所述底切材料具有选择性而对所述电介质材料没有选择性的蚀刻化学品的各向同性蚀刻。
6.根据权利要求I所述的方法，其中 形成所述底切层包括在エ件的表面上形成所述底切层，所述エ件包括所述导电接触结构，其中在所述エ件的所述表面上形成所述底切层包括在所述导电接触结构外的区域上形成所述底切层； 形成所述电介质层包括在位于所述导电接触结构外的所述区域中在所述底切层上形成所述电介质层； 去除所述底切层的材料导致在至少ー些所述区域中残留所述底切层的材料。
7.根据权利要求6所述的方法，其中所述底切层的材料用作粘接层，用于将所述电介质层粘接到所述エ件的表面上。
8.根据权利要求I所述的方法，其中 形成所述底切层包括在エ件的表面上形成所述底切层，所述エ件包括所述导电接触结构，其中所述在所述エ件的表面上形成所述底切层包括在所述导电接触结构之外的区域上形成所述底切层； 形成所述底切层包括将所述底切层图形化，以在所述导电接触结构上形成所述底切层的物理隔离结构； 形成所述电介质层还包括在所述物理隔离结构上形成所述电介质层，以使得所述电介质层围绕所述物理隔离结构的所有外周侧； 其中所述物理隔离结构的宽度比所述电介质层中的开ロ宽。
9.根据权利要求8所述的方法，其中去除所述底切层的材料包括去除所述物理隔离结构的所有材料。
10.根据权利要求I所述的方法，其中所述电介质层的特征在于是钝化层，并且所述导电接触结构的特征在于是位于集成电路的最终金属层中的导电结构。
11.根据权利要求I所述的方法，其中所述填充开ロ被执行为使得导电填充材料具有内部张应力，以对所述悬突部分提供向上压力。
12.根据权利要求11所述的方法，其中所述至少部分地填充开ロ包括在所述电介质层顶表面上方以所述导电填充材料填充所述开ロ，以及在与所述电介质层的开ロ相邻的所述电介质层的所述顶表面上的区域中形成导电填充材料，其中所述导电填充材料具有内部张应力，以对与所述电介质层的开ロ相邻的所述区域处的所述电介质层的所述顶表面提供向下压力。
13.根据权利要求I所述的方法,其中通过所述导电填充材料的镀エ艺,执行所述填充开口和所述至少部分地填充开ロ的步骤。
14.根据权利要求I所述的方法，其中通过所述导电填充材料的无电镀エ艺，执行所述填充开口和所述至少部分地填充开ロ的步骤。
15.根据权利要求I所述的方法，其中所述导电填充材料具有以重量计至少85.0%的镍含量。
16.根据权利要求I所述的方法，其中所述导电填充材料具有以重量计在5.0%至10. O %范围内的磷含量。
17.根据权利要求I所述的方法，其中通过利用4.O或更高的pH水平的镀液的镀エ艺，执行所述填充开口和所述至少部分地填充开ロ的步骤。
18.根据权利要求I所述的方法，其中通过具有3.O安培每平方分米或更低的电流密度的镀エ艺，执行所述填充开口和所述部分地填充开ロ的步骤。
19.根据权利要求I所述的方法，其中 所述至少部分地填充开ロ包括填充所述开ロ的所述顶表面之上的开ロ ； 所述方法包括将所述电介质材料和所述导电填充材料的顶表面平坦化； 所述方法还包括在平坦化的导电填充材料的顶表面之上与平坦化的导电填充材料的电导通地形成导电结构。
20.ー种集成电路，包括 导电接触结构，包括具有最高点的主顶表面； 电介质层，位于所述主顶表面上，所述电介质层包括位于所述主顶表面上的悬突部分，所述悬突部分限定开ロ，其中所述悬突部分具有与所述主顶表面的所述最高点所在的平行面垂直分离的下侧平面；以及 导电材料结构，与所述导电接触结构电导通，其中所述导电材料结构包括垂直地位于所述悬突部分的下侧平面与所述导电接触结构的所述主顶表面之间的第一部分，所述导电材料结构包括至少部分地填充所述悬突部分所限定的所述开ロ的第二部分。
全文摘要
本发明涉及锚定的导电通孔及形成方法，还涉及一种导电通孔和形成方法。该导电通孔包括位于导电接触结构(26，28)与位于该导电接触结构上方的电介质层(64)的悬突部分(70，72)之间的部分。在一个实施例中，通过在该导电接触结构上形成底切层，然后在该导电接触结构和底切层上形成电介质层，而形成该悬突部分。在该电介质层上形成开口(66，68)，并且通过该开口去除底切层的材料，以产生电介质层的悬突部分。然后，在该悬突部分下面和在该开口内，形成导电通孔的导电材料(74，76)。
文档编号H01L23/498GK102646664SQ201210037938
公开日2012年8月22日 申请日期2012年2月17日 优先权日2011年2月17日
发明者T·S·尤林 申请人:飞思卡尔半导体公司