半导体器件和用于制造半导体器件的方法

专利名称：半导体器件和用于制造半导体器件的方法
技术领域：
本公开涉及具有多层结构的半导体器件和用于制造该半导体器件的方法。
背景技术：
在半导体器件微型化的趋势中，近年来关注于超越摩尔定律的研究，该研究相对于基底在竖直方向上堆叠元件并且以三维方式连接配线，以替代于以“通过掩膜处理中的进ー步微型化实现更高的集成度”为目的的延续摩尔定律研究。当晶圆级的封装技术开发取得进展时，三维方向上的层叠能够减少元件之间的RC，并且允许降低成本。 例如，日本特开平No. 11-261000公开了首先在第一层的晶圆中形成埋入配线并且在晶圆处理结束后通过研磨Si基底露出埋入的配线。然后，在露出的配线上形成突出部，并且第一层的晶圆被层叠到第二层的晶圆，所述晶圆的制造方法类似。经由突出部建立第一层与第二层之间的电连接。另夕卜，Suntharalingam, V.、Berger, R.、Clark, S.、Knecht, J.、Messier, A.、Newcomb, K.、Rathman, D.、Slattery, R.、Soares, A.、Stevenson, C.、Warner, K.、Young,D.、Lin Ping Ang、Mansoorian, B.和 Shaver, D.在 ISSCC2009 发表的“四侧可倾斜背光照明 3D集成多像素CMOS 图像传感器(A4_side tileable back illuminated 3D-integratedMpixel CMOS image sensor) ”公开了ー种方法,该方法制成孔,从而在将电路层叠在一起后与每个晶圆中预先设置的导电垫接触或贯穿所述导电垫，并且通过在所述孔中埋入导电材料而在晶圆之间建立电连接。一些半导体器件具有称为密封环或保护环的结构，所述密封环或保护环形成在芯片的周缘部分中，以防止由于半导体器件被分割为单件时产生的裂纹伤及器件，或防止水从侧表面侵入器件。密封环例如由多层配线区域中的配线和用于连接这些配线件中的每ー个的连接件组成，所述多层配线区域通过在半导体元件上交替布置绝缘层和配线层而形成，所述连接件贯穿层间绝缘膜。例如，日本特开2006-140404公开了将密封环布置在配线层中并且在密封环的外侧上形成贯穿保护膜并到达在低介电常数膜与保护膜之间的位置的凹槽。这g在通过该凹槽和密封环来阻止具有低介电常数中间层的结构的晶圆被划片时产生的裂纹的发展。由此阻止划片时的剥离。在如日本特开平11-261000中公开的方法那样以三维方式进行配线的方法中，元件相对于基底在竖向上层叠。由此，器件本身的厚度比以往的厚度大，使得划片时间增加并且可增大划片时对器件的冲击。因此，趋于产生裂纹，并且需要更可靠地防止裂纹。另外，当以三维方式进行配线时，多个器件区域相对于基底的主表面在竖直方向上形成，从而所述区域中的每个区域需要被保护。但是，上面日本特开2006-140404中公开的方法并未考虑该问题，由此在技术并不令人满意。

发明内容
着眼于上述的几点，期望提供一种半导体器件和制造该半导体器件的方法，其能够阻止裂纹的发展，即使在元件以三维方式布置时也是如此。根据本发明的实施方式的半导体器件包括第一叠层，所述第一叠层具有在基底上形成的配线层；第二叠层，所述第二叠层具有在基底上形成的配线层，所述第二叠层的主表面被接合到所述第一叠层的主表面。根据本公开的的实施方式的半导体器件还包括功能元 件，所述功能元件布置在所述第一叠层和所述第二叠层中的至少ー个中。然后，当从与所述第一叠层和所述第二叠层的主表面垂直的方向上观察时，所述气隙被布置在所述第一叠层和所述第二叠层的电路形成区域的外側。根据本公开的实施方式的用于制造半导体器件的方法是用于制造上述半导体器件的方法。所述用于制造半导体器件的方法首先形成具有在基底上形成的配线层的第一叠层、具有在基底上形成的配线层的第二叠层、和在所述第一叠层和所述第二叠层中的至少ー个中布置的功能元件。之后，将所述第一叠层的主表面与所述第二叠层的主表面彼此接合。然后，将贯穿所述第一叠层和所述第二叠层的交界部并且具有在所述第一叠层和所述第二叠层中的一个的主表面中的开ロ的凹槽布置在所述第一叠层和所述第二叠层的电路形成区域的外侧上，所述主表面位于所述第一叠层和所述第二叠层中的ー个的所述接合表面的反向侧上。用于制造半导体器件的另一方法形成具有在基底上形成的配线层的第一叠层、具有在基底上形成的配线层的第二叠层、和在所述第一叠层和所述第二叠层中的至少ー个中布置的功能元件。之外，在所述第一叠层和所述第二叠层的电路形成区域的外侧上形成在所述第一叠层的主表面中的凹槽和在所述第二叠层的主表面中的凹槽。然后，进行对准，使得布置在所述第一叠层中的凹槽和布置在所述第二叠层中的凹槽彼此连通，并且将所述第一叠层的所述主表面与所述第二叠层的所述主表面彼此接合。根据所述半导体器件和根据本公开的实施方式的用于制造半导体器件的方法，贯穿在第一叠层与第二叠层之间的交界部的气隙被布置在电路形成区域的外侧上。因此，已经传播过第一叠层和第二叠层之间的交界部的裂纹能够到达电路形成区域的外侧上的气隙。根据所述半导体器件和根据本公开的实施方式的用于制造半导体器件的方法，已经传播过第一叠层和第二叠层之间的交界部的裂纹能够到达所述气隙，从而能够释放裂纹的应力。因此，能够阻止裂纹发展到在布置有气隙的位置的内侧上的电路形成区域内。


图I是根据本公开的第一实施方式的半导体器件的示意性截面图；图2是用于说明根据比较例的半导体器件中的裂纹发展的图；图3是用于说明阻止根据第一实施方式的半导体器件中的裂纹发展的图；图4A至图4E是用于说明在根据第一实施方式的半导体器件中的气隙布置模式的图；图5A是用于说明第一叠层与第二叠层彼此接合之前的状态的图，而图5B是用于说明第一叠层与第二叠层彼此接合之后的状态的图；图5C是用于说明绝缘膜、端子和钝化膜在基底上形成在第二叠层所在侧上的状态的图，而图是用于说明设置贯穿接合表面的气隙的状态的图；图6是根据本公开的第一变型例的半导体器件的构成的示意性截面图；图7是根据本公开的第二变型例的半导体器件的构成的示意性截面图；图8是根据本公开的第二实施方式的半导体器件的构成的示意性截面图；图9是根据本公开的第三实施方式的半导体器件的构成的示意性截面图； 图10是根据本公开的第四实施方式的半导体器件的构成的示意性截面图；图11是根据本公开的第五实施方式的半导体器件的构成的示意性截面图；图12A是用于说明凹槽形状的气隙被布置在第一叠层的主表面和第二叠层的主表面上的状态的图，而图12B是用于说明第一叠层和第二叠层被彼此接合的状态的图；图12C是用于说明布置有贯穿第二叠层的基底的贯穿金属构件的状态的图，而图12D是用于说明其中绝缘膜、端子和钝化膜形成在第一叠层的基底上的状态的图。
具体实施例方式下文中将说明执行本公开的模式的示例。但是，本公开并不局限于下面的示例。另夕卜，在本公开中，贯穿接合表面的气隙包括其一端与接合表面(交界部)重合的气隙。将以如下顺序进行说明。I.第一实施方式(设置贯穿接合表面的凹槽的示例)2.第一变型例(不同接合表面的示例)3.第二变型例(接合三个或更多个叠层的示例)4.第二实施方式(设置到达配线的气隙的示例)5.第三实施方式(通过贯穿基底的电极形成密封环的示例)6.第四实施方式(用于气隙和贯穿金属构件的相同蚀刻阻挡层的示例)7.第七实施方式(仅在接合表面附近设置气隙的示例)I.第一实施方式(设置贯穿接合表面的凹槽的示例)1-1.半导体器件的构成图I是根据第一实施方式的半导体器件100的示意性截面图。根据第一实施方式的半导体器件100包括具有在基底I上形成的功能元件2和配线层3的第一叠层10和具有在基底11上形成的功能元件12和配线层13的第一叠层20。例如，Si基底和玻璃基底可用作基底1，或者基底I可由另ー金属基底形成。功能元件2形成在基底I的主表面上。功能元件2并不局限于例如晶体管。期望由将在下面说明的密封环8保护的各种元件，比如MEMS致动器、传感器元件等可布置在基底I上。另外，例如Si02、SiN, SiON或者TEOS的绝缘膜7布置在基底I的主表面上，该主表面位于上面布置有功能元件2的表面的反向侧，从而确保基底I的绝缘。配线层3布置在基底I和功能元件2上，其中由Si02、NSG (无掺杂硅酸盐玻璃)、PSG (磷硅玻璃)或TEOS (正硅酸こ酯)制成的平坦化膜(绝缘膜)例如夹在配线层3和基底I以及功能元件2之间。本情况中的配线层3具有例如通过顺序层叠第一配线层5a、第ニ配线层5b、第三配线层5c和第四配线层5d而形成的多层配线结构。配线嵌入在每个层中。配线材料包括例如W、Al和Cu。SiCN和SiN例如被用于各个配线层中的层间绝缘膜4a、4b、4c、4e和4g。低介电常数材料，比如有机硅玻璃等和SiO2例如，被用于层间绝缘膜4b、4d、4f和4h。另外，在从与基底I的主表面垂直的方向上观察的功能元件2的周缘位置中，在第一至第四配线层5a至5d中的配线件彼此连接，并且密封环8形成为包围功能元件2。密封环8阻止裂纹发展到形成有功能元件2的区域，由此保护功能元件2。形成密封环8的材料期望具有高的浸没抗力，以保护功能元件2。例如上述提及的配线材料W、A1、Cu、Ta、TiN等可用作形成密封环8的材料。 第二叠层20包括基底11以及在基底11的主表面上形成的功能元件12和配线层13。类似基底1，基底11并无具体限定。Si基底、玻璃基底或另ー金属化基底例如可用作基底11。另外，类似功能元件2，功能元件12并无具体限定。晶体管之外的各种元件可布置作为功能元件12。由例如Si02、NSG、PSG或TEOS制成的平坦化膜(绝缘膜)15形成在基底11的主表面上并且形成在功能元件12上，功能元件12形成在所述主表面上。配线层13形成在平坦化膜16上。配线层13具有由第一配线层15a、第二配线层15b和第三配线层15c形成的多层配线结构。配线形成在每个配线层中。低介电常数材料，比如有机硅玻璃等和SiO2，例如被用于层间绝缘膜14b、14d、14f0 SiCN和SiN例如被用于各个配线层中的层间绝缘膜14a、14c、14e。密封环18布置在当从与基底11的主表面垂直的方向上观察时的功能元件12的周缘上。密封环18形成为使得配线层13中的配线包围功能元件12。密封环18保护功能元件12不受裂纹影响。关于密封环18，W、Al、Cu、Ta、TiN等可用于密封环18。另外，例如Si02、SiN或者TEOS制成的绝缘膜17形成在基底11的主表面上，该主表面位于上面形成有功能元件12的表面的反向侧。用于外部连接的由Al等制成的端子21例如布置在绝缘膜17上，以被嵌入在绝缘膜17中。另外，由树脂制成的钝化膜19例如形成在绝缘膜17上。第一叠层10的配线层3所在侧上的主表面叠加在第二叠层20的配线层13所在侧上的主表面上。第一叠层10和第二叠层20在第一叠层10的配线层3所在侧上的主表面叠加在第二叠层20的配线层13所在侧上的主表面上的交界部处接合于彼此。该接合可通过施加粘接剂涂层比如树脂等而通过粘接剂层进行，或者可通过使用各种适当的方法比如等离子接合、金属接合、玻璃阳极接合等来进行。可采用比如第一叠层10和第二叠层20在接合时被彼此电连接的构造，或者采用使第一叠层10和第二叠层20在接合时不彼此电连接的构造。本实施方式中的半导体器件100具有贯穿第一叠层10和第二叠层20之间的交界部的气隙9。另外，在本情况中，第一叠层10和第二叠层20之间的交界部是第一叠层10和第二叠层20的接合表面。根据本实施方式的气隙9形成贯穿第二叠层20并且具有在第二叠层20的主表面中的开ロ的凹槽，该主表面位于第二叠层20的接合表面的反向侧。另外，气隙9形成在功能元件2和功能元件12的电路形成区域的外部，即当从与第一叠层10或第二叠层20的主表面垂直的方向上观察时形成在密封环8和密封环18的外部。由此，在待保护的电路形成区域的外部上形成贯穿第一叠层10和第二叠层20之间的交界部的气隙9，能够阻止裂纹进ー步发展到待保护的电路形成区域内。例如，图2是具有不贯穿第一叠层10和第二叠层20的接合表面的气隙9a的半导体器件110的示意性截面图。将以该示意性截面图作为比较例进行说明。半导体器件110具有第一叠层IOa的密封环8a和第二叠层20a的密封环18a,其中密封环8a和密封环18a包围预定的电路形成区域，并且气隙9a位于密封环8a和18a的 外部。但是，气隙9a并不贯穿第一叠层IOa和第二叠层20a的接合表面。由气隙9a形成的凹槽上的底部表面位于第二叠层20a内。例如，具有第一叠层IOa的一侧安装在划片槽上的半导体器件110在划片时具有在箭头Al标示的方向上施加的载荷。假设裂纹由此已经发生在第一叠层IOa的那ー侧上。贝1J，由于应カ集中在由气隙9a形成的凹槽的底部表面上，裂纹朝向距离由气隙9a形成的凹槽的底部表面中的裂纹发生位置最近的点Pl发展。接着，当裂纹到达第一叠层IOa和第二叠层20a的接合表面23a并且接合表面23a不具有充分的強度吋，接合表面彼此剥离，并且裂纹传播过接合表面23a，如箭头A3所示。由于传播过接合表面23a，裂纹可能经过密封环8a和18a，并且发展到密封环8a和18a的内侧上的电路形成区域，如箭头A4所示。另ー方面，图3是表示根据本发明的半导体器件100被划片时发生裂纹的情况的示意性截面图。半导体器件100的第一叠层10和第二叠层20在接合表面23处彼此接合。另外，密封环8和18布置为包围期望包括的电路形成区域，并且贯穿接合表面23的气隙9形成在密封环8和18的外侧上。当第一叠层10的一侧安装在划片槽上并且在箭头A5的位置处进行划片时，例如，负载在箭头A5的方向上被施加，并且裂纹可发生在第一叠层10的那ー侧上。在本实施方式，半导体器件100在气隙9的位置处被薄化，并且该位置易损。因此，当在划片位置处产生裂纹时，应カ集中在距离气隙9形成的凹槽的底部表面中的裂纹发生位置最近的点P2上。由此，裂纹朝向点P2发展，如箭头A6所示。当裂纹到达点P2时，应カ通过气隙9释放，从而裂纹不进一歩发展。由此，在根据本实施方式的半导体器件100中，由于气隙9贯穿第一叠层10和第二叠层20的接合表面23，阻止了裂纹到达接合表面23，并且能够阻止裂纹传播过接合表面23。另外，即使当裂纹到达在气隙9的相对于待保护的电路形成区域的外侧上的位置中的接合表面23时，裂纹沿接合表面23的发展最終到达气隙9，因为气隙9贯穿接合表面23。由此，能够阻止裂纹穿过密封环8和18并且发展到电路形成区域的内側。另外，即使当气隙9的一端或者由气隙9形成的凹槽的底部表面在本情况中与接合表面23重合时，类似地也能够防止裂纹的发展，因为当裂纹到达凹槽的底部表面吋，应カ被释放。
期望该气隙9被布置为当从与半导体器件100的主表面垂直的方向上观察时，包围半导体器件100中的待保护的电路形成区域(第一叠层10和第二叠层20)。图4A至图4E是用于说明气隙9的形成模式的示例的示意图。另外，图4A至图4E示出了当从半导体器件100的主表面观察时的状态。如图4A所示，气隙可设置在密封环8和密封环18 (未示出)的外侧上，以在包围半导体器件100的电路形成区域的闭合回路中连续而无断开。这能够更为可靠地阻止在气隙9的外侧上产生的裂纹发展到气隙9包围的区域的内側。另ー方面，如图4B所示，气隙9可形成虚线所示的形状，这通过对包围密封环8和18的闭合回路设置断开而形成。在本情况中，配线可布置在气隙9的断开24的位置处，井且用于将半导体器件100连接到外部装置的引线等例如可容易地设置。在图4C中,气隙9形成为第一气隙9a和第二气隙9b。气隙9a形成为包围包括有密封环8和18的电路形成区域的虚线所示的形状。气隙9b布置在气隙9a的断开的位置 处。该示例具有其中气隙9的电路形成区域和气隙9的外侧上的区域通过第一气隙9a的断开24a和第二气隙9b的断开24b彼此连续的部分。但是，第一气隙9a和第二气隙9b中的至少ー个相对于气隙9内的电路形成区域在径向上布置。由此能够实现与其中设置有连续的气隙9的图4A中的方案效果类似的效果。另外，从气隙9的内侧上的电路形成区域到气隙9的外侧上的区域的引线等可布置穿过第一气隙9a的断开24a和第二气隙9b的断开24b。另外，如图4D所示，与图4A相比较，气隙9可形成凹ロ(chipped)的形状。在划片时的碎裂可通过逼近某一曲线的凹ロ形状阻止。另外，气隙9可形成为包围电路形成区域的闭合曲线的形状。当试用半导体器件的产品或测试半导体器件吋，TEG (測量元件组)25可形成在与半导体器件相同的基底上。在这样的情况中，气隙9能够如图4E所示地布置。在图4E中，在TEG 25的布置位置，气隙9沿着TEG 25的周边布置，由此TEG 25位于气隙9所包围的区域的外側。当气隙9由此形成吋，已经产生的裂纹在到达气隙9之前首先到达TEG 25。通过以TEG 25作为阻碍，阻止已经到达TEG 25的裂纹进ー步发展。S卩，TEG 25可用作抵抗裂纹的屏障。另外，即使TEG 25布置在由气隙9包围的区域内时，气隙9也能够阻止裂纹发展到电路形成区域内。1-2.用于制造半导体器件的方法下面将參考图5A至图说明用于制造根据本实施方式的半导体器件的方法。首先，如图5A所示，制备具有在基底I的主表面上的功能元件2的第一叠层10和具有在基底11的主表面上的功能元件12的第二叠层20。密封环8形成为当从与基底I的主表面垂直的方向上观察时包围功能元件2。另外，密封环18形成为当从与基底11的主表面垂直的方向上观察时包围功能元件12。第一叠层10和第二叠层20可通过各种已知方法制造。用于制造第一叠层10和第二叠层20的方法不具体限定。接着，在本情况中，通过施加例如树脂等粘接剂的涂层到第一叠层10和第二叠层20的接合表面、或施加到第一叠层10的其中功能元件2被设置到基底I的一侧上的主表面而形成粘接剂层22。接着，如图5B所示，通过将第一叠层10的在形成粘接剂层22的一侧上的主表面与第二叠层20的在功能兀件12形成在基底11的一侧上的主表面相层叠，第一叠层10和第二叠层20被彼此接合。接合方法可以是不使用粘接剂的另外的方法。例如，当第一叠层10和第二叠层20直接彼此接触时，可使用金属接合、等离子接合、玻璃阳极接合等。另外，在接合之后，基底11通过CMP(化学机械抛光)、BRG(背面研磨)等被研磨
至预定的厚度。接着，如图5C所示，到达第二叠层20中的配线和电极的通孔27通过例如干法蚀 刻形成。接着，通过CVD等在通孔27的内表面上形成由Si02、SiN、Si0N、TE0S等制成的绝缘膜以确保绝缘。沉积在通孔27的底部部分上的上述绝缘材料例如通过电子束移除。之后，通孔27的内部被填充导电材料，例如，比如W、Al或Cu。沉积在基底11上的上述导电材料比如W、Al或Cu能够用CMP或BRG被移除。接着，由Si02、SiN、Si0N、TE0S等制成的绝缘膜17形成在基底11上以确保基底11的绝缘。之后,例如,通过Al形成端子21。另外，树脂等的钝化膜19在绝缘膜17上形成在除布置有端子21的部分外的位置处。另外，设置到基底I的绝缘膜7可在接合第一叠层10之前预先形成，或者可以在接合第一叠层10之后形成，并且这并不具体限定。之后，如图所示，贯穿第一叠层10和第二叠层20的接合表面的气隙9通过干法蚀刻、湿法蚀刻等形成。该气隙9布置在当从与基底11 (基底I或半导体器件100)的主表面垂直的方向上观察时的密封环8和18的外侧。由此完成半导体器件100。在图中，例如从基底11的侧部执行蚀刻，由此气隙9具有凹槽的形状，该凹槽具有在基底11 ー侧的表面中的开ロ。气隙9可从半导体器件100的在基底I所在侧上的主表面设置为凹槽的形状。另外，不需要功能元件形成在第一叠层10和第二叠层20的两者中，并且仅配线可形成在所述叠层中的ー个中。另外，当贯穿接合表面的气隙设置在叠层中的至少ー个的密封环的外侧上的区域中时，密封环的内侧上的区域能够被保护不受裂纹的影响。2.第一变型例(不同接合表面的示例)在第一实施方式中，两个叠层的其中功能兀件形成在基底上的一侧上的主表面彼此接合。但是，接合表面并不局限于此。图6是根据第一变型例的半导体器件200的示意性构造的截面图。下面，与第一实施方式中的部件对应的部件标示为相同的附图标记，并且将略去它们的重复说明。根据本变型例的半导体器件200包括具有在基底I的主表面上形成的功能元件2的第一叠层10和具有在基底11的主表面上形成的功能元件12的第二叠层20。第一叠层10具有在功能元件2上形成的第一至第四配线层5a至5d，其中平坦化膜(绝缘膜)6介于第一至第四配线层5a至5d和功能元件2之间，并且具有布置在基底I的与形成有功能元件2的一侧反向的一侧上的主表面上的绝缘膜7。密封环8布置为当从与基底I的主表面垂直的方向上观察时包围功能元件2的周缘。第一叠层10的包括这些部件的构造可与第一实施方式(见图I)中所示的构造类似。第二叠层20具有在功能元件12上形成的配线层15a至15c，其中平坦化膜(绝缘膜)16介于配线层15a至15c与功能元件12之间。另外，密封环18布置为当从与基底11的主表面垂直的方向上观察时包围功能元件12。包括这些部件的构造也可以与第一实施方式中所示的构造类似。但是，在本实施方式，绝缘膜17形成在第三配线层15c上，并且端子21形成在绝缘膜17上。另外，钝化膜19布置在绝缘膜17的除形成有端子21的一部分之外的部分上。另外，第一叠层10的位于功能元件2形成在基底I上的那ー侧上的主表面与第二叠层20的位于与功能元件12形成在基底11上的一侧反向的那ー侧上的主表面彼此叠加， 并且在第一叠层10和第二叠层20之间的交界部彼此接合。第一叠层10和第二叠层20的接合可通过设置树脂等形成的粘接剂层22来进行，或者通过另外的方法比如等离子接合、金属接合、玻璃阳极接合等进行。应注意到，本变型例另外具有贯穿第一叠层10和第二叠层20的接合表面的气隙9A。该气隙9A形成为凹槽的形状，所述凹槽具有在第二叠层20的表面中的开ロ。这样的气隙9A能够阻止裂纹沿着接合表面发展，由此提高产品质量。另外，气隙9A形成在包括至少功能元件2和12的电路形成区域的外侧上，例如形成在密封环8和18的外侧上，如从与半导体器件200 (基底I和11)的主表面垂直的方向上观察的。由此，可以阻止裂纹进ー步发展到电路形成区域内，由此保护电路。气隙9A可具有第一实施方式中所示的各种模式(见图4A至图4E)。由此，在本变型例中，第一叠层10和第二叠层20接合于彼此处的接合表面与第一实施方式中的接合表面不同。即，第一叠层10和第二叠层20彼此接合处的接合表面可适当地选定。当例如使用MEMS致动器作为在第二叠层20中布置的功能元件12时，致动器的可动部分需要暴露于半导体器件200的表面，从而确保了用于驱动所述可动部分的空间。由此，在本情况中，第一叠层10的位于在基底11上未布置有功能兀件12的那ー侧上的主表面可期望地接合到第二叠层20，如本变型例中那样。在本情况中，配线层未形成在致动器上，而是布置在例如第一叠层10的那ー侧上。接着，用于驱动致动器的晶体管、ニ极管等能够作为功能元件2布置在第一叠层10中。关于制造方法，半导体器件200能够通过与第一实施方式中所述的方法类似的方法制造，仅改变了第一叠层10和第二叠层20彼此接合的表面和上面形成有绝缘膜17、钝化膜19和端子21的表面。另外，第一叠层10和第二叠层20可通过接合之外的方法层叠。例如，基底11通过蒸汽相膜形成或液相膜形成的方式形成在第一叠层10的配线层3上。例如，溅射等可用于形成硅制成的基底11，或者SOG(玻璃上旋涂)可用于形成玻璃基底。接着，通过将功能元件12、平坦化膜16和配线层13顺序地形成在基底11上，第二叠层20被叠加在第一叠层10上。
另外在第二叠层20的基底11直接形成在第一叠层10上情况中，贯穿第一叠层10和第二叠层20之间的交界部的气隙9可期望地以类似方式形成。这能够阻止裂纹进一歩沿着第一叠层10和第二叠层20之间的交界部发展。3.第二变型例(接合三个或更多个叠层的示例)另外，彼此接合的叠层的数量并不局限于两个，而是三个或更多个叠层可彼此接
ム
ロ ο图7是根据第二变型例的半导体器件300的示意性截面图。在下面，与第一实施方式(见图I)中的部件对应的部件标示为相同的附图标记，并且将略去它们的重复说明。
根据本变型例的半导体器件300包括具有在基底I的主表面上形成的功能元件2的第一叠层10、具有在基底11的主表面上形成的功能元件12的第二叠层20、以及具有在基底31上的功能元件32的第三叠层30。第一叠层10和第二叠层20的构造可类似于第一实施方式中示出的构造，并且不具体限定。第三叠层30具有在功能元件32上形成的配线层33，其中平坦化膜(绝缘膜)36介于配线层33与功能元件32之间。本情况中的配线层33由第一配线层35a、第二配线层35b、第三配线层35c和第四配线层35d构成。Si基底、玻璃基底或金属化基底例如可用作基底31。另外，例如Si02、NSG、PSG或TEOS用于平坦化膜36。如第一实施方式中的配线层，第一至第四配线层35a至35d中的每ー个包括例如由低介电常数材料，比如有机硅玻璃等或SiO2，制成的层间绝缘膜，以及由SiCN或SiN制成的层间绝缘膜。这些部件在第三叠层30中的构造可类似于第一叠层10和第二叠层20的构造，并且不具体限定。但是，在本变型例中，绝缘膜17、端子21和钝化膜19布置在第三叠层30的配线层33上。另外，不必要从第一叠层10至第三叠层30的所有叠层中形成有功能元件。在所述叠层中的至少ー个中形成功能元件是足够的。在本变型例中，第一叠层10的位于配线层3所在侧上的主表面叠加第二叠层20的位于配线层13所在侧上的主表面。接着，第一叠层10和第二叠层20在第一叠层10的位于配线层3所在侧上的主表面叠加第二叠层20的位于配线层13所在侧上的主表面的交界部处彼此接合。该接合可通过设置树脂等形成的粘接剂层22来进行，或者通过另外的方法比如等离子接合、金属接合、玻璃阳极接合等进行。另外，第二叠层20的位于基底11所在侧上的主表面叠加第三叠层30的位于基底31所在侧上的主表面。接着，第二叠层20和第三叠层30在第二叠层20的位于基底11所在侧上的主表面叠加第三叠层30的位于基底31所在侧上的主表面的交界部处彼此接合。该接合也可通过树脂等形成的粘接剂层42来进行，或者通过另外的方法比如等离子接合、金属接合、玻璃阳极接合等进行。由此，在本变型例中，半导体器件300通过将三个叠层彼此接合而形成。在本情况中，气隙9B可期望地设置为贯穿第一叠层10和第二叠层20和接合表面以及第二叠层20和第三叠层30的接合表面。这能够阻止裂纹进一歩传播过第一叠层10和第二叠层20的接合表面或者第二叠层20和第三叠层30的接合表面。另外，气隙9B布置在包括至少功能元件2、12和32中的至少ー个的电路形成区域的外侧上，如从与半导体器件300(基底1、11或31)的主表面垂直的方向上观察的。例如，在图7中，气隙9B布置在密封环8、18和38的外侧上。这能够阻止裂纹进ー步发展到功能元件2、12和32内、或者期望保护的电路形成区域内。另外，在通过将四个或更多个叠层彼此接合而形成的半导体器件中，通过设置贯穿各个叠层的接合表面的气隙，能够阻止裂纹传播过接合表面。另外，在每个叠层中，通过在期望保护的区域的外侧上设置上述的气隙，能够阻止裂纹发展到期望保护的区域内。
另外，气隙9B可具有第一实施方式中所示的各种模式(见图4A至图4E)。关于制造方法，半导体器件300能够通过与第一实施方式中所述的方法(见图5A至图5D)类似的方法制造，不同之处在于三个或更多个叠层被彼此接合并且设置贯穿各个叠层的接合表面的凹槽。关于是否使叠层彼此电接触，并无具体限定。可根据需要适当地形成过孔等以在叠层之间建立电连接。4.第二实施方式(设置到达配线的气隙的示例)图8是根据第二实施方式的半导体器件400的构造的示意性截面图。下面，与第ー实施方式(见图I)中的部件对应的部件标示为相同的附图标记，并且将略去它们的重复说明。根据本实施方式的半导体器件400包括具有在基底I的主表面上形成的功能元件2的第一叠层10和具有在基底11的主表面上形成的功能元件12的第二叠层20。第一叠层10和第二叠层20的基本结构可与根据第一实施方式的半导体器件100的基本结构类似。本实施方式中的气隙9C设置为贯穿第一叠层10和第二叠层20的接合表面。例如，气隙9C形成为具有在半导体器件400的位于第二叠层20所在侧上的主表面中的开ロ的凹槽的形式。但是，气隙9C到达第一叠层10中的配线5A，并且气隙9C形成的凹槽的底部表面与配线5A的表面重合。通过该构造，当气隙9C例如通过干法蚀刻或湿法蚀刻形成时，配线5A可用作蚀刻阻挡件，从而能够容易地控制气隙9C的深度。另外，气隙9C所达到的配线5A可以是形成密封环8的配线的一部分，或者可以仅単独布置配线5A。在根据本实施方式的半导体器件中，用于蚀刻阻挡件的虚拟配线(du_ywiring)或金属层可局部布置在密封环8的外侧上，并且可允许气隙9C达到虚拟配线或金属层。如上所述，另外在本实施方式中，气隙9C设置为贯穿第一叠层10和第二叠层20的接合表面。因此可以阻止裂纹传播过第一叠层10和第二叠层20的接合表面。另外，当在与半导体器件400 (基底I或基底11)垂直的方向上观察时，气隙9C布置在密封环18的外侧上，即布置在第二叠层20中的电路形成区域的外侧上。这能够阻止裂纹发展到第二叠层20中的电路形成区域内，由此保护功能元件12。当气隙9C达到第一叠层10中的密封环8的配线的一部分时，气隙9C可期望地制造为达到形成密封环8的配线的最外区域中的配线，如在与半导体器件400(基底I或基底11)垂直的方向上观察的。根据本实施方式的半导体器件400能够通过与第一实施方式中所示方法(图5A至图5D)类似的方法制造，不同之处在于气隙9C被制成达到第一叠层10中的配线。另外在本实施方式中，第一叠层10和第二叠层20彼此接合处的表面可如第一变型例中那样改变，并且三个或更多个叠层可如第二变型例中那样彼此接合。5.第三实施方式(通过金属构件贯穿基底而形成密封环的示例)图9是根据第三实施方式的半导体器件500的示意性截面图。同样，在本实施方式中，与第一实施方式(见图I)中的部件对应的部件标示为相同的附图标记，并且将略去它们的重复说明。根据本实施方式的半导体器件500包括具有在基底I的主表面上形成 的功能元件2的第一叠层10和具有在基底11的主表面上形成的功能元件12的第二叠层20。第一叠层10和第二叠层20等的基本结构可与根据第一实施方式的基本结构类似。但是，当从与第一叠层10和第二叠层20的主表面垂直的方向上观察时，第二叠层20包括在包括功能元件12的电路形成区域的外侧上贯穿基底11和配线层13的金属构件26。在本实施方式中，该金属构件26的形成方式类似于所谓的TSV(直通矽晶穿孔)，并且被连接到第一叠层10中的密封环8。因此，可用作贯穿金属构件26的，例如是可建立MCVD (金属化学蒸汽沉积)技术的W、聚硅、Cu、Al、Au和Sn，或者Ti、TiN、Ta和Tan，或者它们的堆叠结构和合金。在第二叠层20中，金属构件26形成密封环。另外，金属构件26形成密封环，并且与所谓的TSV不同，并不将第一叠层10的那一侧上的电路电连接到第二叠层20所在侧上的电路。另外，气隙9D布置在金属构件26的外侧上，如在与第一叠层10和第二叠层20的主表面垂直的方向上观察的。例如，气隙9D形成为具有在500的主表面中的开ロ的凹槽的形式，该主表面位于第二叠层20所在侧。另外，气隙9D达到第一叠层10中的密封环8，并且由气隙9D形成的凹槽的底部表面与密封环8的配线5B的表面重合。由此，同样在本实施方式中，由于设置了贯穿第一叠层10和第二叠层20的接合表面的气隙9D，能够阻止裂纹传播过接合表面。另外，由于裂纹不传播过接合表面，能够阻止裂纹发展到其中布置有功能元件2和12的电路形成区域。另外，由于第二叠层20中的密封环由贯穿基底11和配线层13的金属构件26形成，则能够可靠地阻止裂纹的发展。另外，在本实施方式中，与金属构件26连接的配线和用作第一叠层10中的由气隙9D形成的凹槽的底部表面的配线5B布置在同一第四配线层5d中。因此，气隙9D和用于布置金属构件26的通孔能够同时形成。例如，在第一叠层10和第二叠层20彼此接合之后以及在形成绝缘膜17之前，用于金属构件26的通孔和气隙9D通过例如干法蚀刻从第二叠层20中的基底11的ー侧形成。接头，第四配线层中的密封环8用作用于通孔和气隙9D的蚀刻阻挡件。由此，通孔和气隙9D能够同时形成。另外，当在第二叠层中设置待与第一叠层中的第四配线层5d中布置的配线连接的TSV吋，TSV、用于上述的金属构件26的通孔、以及气隙9D能够同时设置。接着，SiO2, SiN, SiON或者TEOS等绝缘膜通过CVD等形成在通孔的内壁表面上，以确保绝缘。沉积在通孔的底部部分上的上述绝缘材料例如通过电子束移除。之后，通孔的内部被填充如上述的材料。由此，形成金属构件26。在其它的制造步骤中，半导体器件500能够通过与第一实施方式中所示方法(图5A至图5D)类似的方法制造。同样在本实施方式中，第一叠层10和第二叠层20彼此接合处的表面可如第一变型例中那样改变，并且三个或更多个叠层可如第二变型例中那样彼此接合。气隙9D的如从与第一叠层10和第二叠层20垂直的方向上观察的形成模式也可类似于第一实施方式中的形成模式(见图4A至图4E)。6.第四实施方式(用于气隙和贯穿金属构件的同一蚀刻阻挡件的示例)另外，用于气隙蚀刻阻挡件的配线和与贯穿金属构件连接的配线可彼此连接。图10是根据第四实施方式的半导体器件600的构造的示意性截面图。同样，在本实施方式中，与第一实施方式(见图I)和第三实施方式(见图9)中的部件对应的部件标示为相同的附图标记，并且将略去它们的重复说明。根据本实施方式的半导体器件600包括具有在基底I的主表面上形成的功能元件2的第一叠层10和具有在基底11的主表面上形成的功能元件12的第二叠层20。第一叠层10和第二叠层20等的基本构造可与第一实施方式(见图I)所示的基本构造类似。第一叠层10具有密封环8，密封环8形成为当从与第一叠层10的主表面垂直的方 向上观察时包围功能元件2。第二叠层20具有贯穿金属构件26，其布置为当从与第二叠层20的主表面垂直的方向上观察时包围功能元件12。该贯穿金属构件26与第一叠层10中的密封环8连接。另外，气隙9E布置金属构件26的外侧上，如从与第一叠层10和第二叠层20垂直的方向上观察的。该气隙9E形成为凹槽的形式，该凹槽具有在半导体器件600中的第二叠层20所在侧上的开ロ，并且达到形成第一叠层10中的密封环8的配线。这些部件的构造可类似于在第三实施方式(见图9)中所述的半导体器件500。S卩，同样在本实施方式中，由于设置了达到密封环8的气隙9E，能够阻止裂纹传播过第一叠层10和第二叠层20的接合表面。另外，由于裂纹不传播过接合表面，能够阻止裂纹发展到其中布置有功能元件2和12的电路形成区域内。但是，在本实施方式，通过将连接于金属构件26的配线和密封环8中的气隙9E所达到的配线彼此连接而形成垫当由此连接于金属构件26的配线与气隙9E所达到的配线彼此连接时，増大了密封环8的最上表面(配线层5d)中的金属(配线)的面积。由此，在设置有用于金属构件26和气隙9E的通孔的状态下，当该垫被用作蚀刻阻挡件时，垫的大的面积能够缓解蚀刻时所必需的对准精度。另外，接合第一叠层10和第二叠层20时的对准精度能够同时得以缓解。因此，可以避免由于考虑提供对准位移的余量造成芯片尺寸的増大。在本实施方式中，半导体器件600能够以类似于第三实施方式的方式制造，不同之处在于通过在形成第一叠层10中的配线层3时，将配线层5d中的密封环8的配线件彼此连接而形成垫5D。另外在本实施方式中，第一叠层10和第二叠层20彼此接合处的表面可如第一变型例中那样改变，并且三个或更多个叠层可如第二变型例中那样彼此接合。另外，气隙9E的如从与第一叠层10和第二叠层20垂直的方向上观察的形成模式也可类似于第一实施方式中的形成模式(见图4A至图4E)。7.第五实施方式(仅在接合表面附近设置气隙的示例)
7-1.半导体器件的构造在迄今的实施方式中，设置了采用具有在半导体器件的表面中的开ロ的凹槽形状的气隙。但是，根据本公开的实施方式的气隙贯穿叠层的接合表面是足够的，或者气隙的边界与接合表面重合是足够的。气隙并不需要具有在半导体器件的表面中的开ロ。图11是根据第一实施方式的半导体器件700的构造的示意性截面图。同样，在本实施方式中，与第一实施方式(见图I)和第三实施方式(见图9)中的部件对应的部件标示为相同的附图标记，并且将略去它们的重复说明。根据本实施方式的半导体器件700包括具有在基底I的主表面上形成的功能元件2的第一叠层10和具有在基底11的主表面上形成的功能元件12的第二叠层20。另外，彼此接合第一叠层10和第二叠层20的方法可类似于第一实施方式中所示的方法。如在与第一叠层10和第二叠层20的主表面垂直的方向观察的，气隙9F布置在密封环8和18的外侧上。气隙9F布置为贯穿第一叠层10和第二叠层20的接合表面。另外，气隙9F的一端可与第一叠层10和第二叠层20的接合表面重合。在本实施方式中，气隙9F不具有在半导体器件700的表面中的开ロ，而是布置在半导体器件700内的封闭形状。但是，由于气隙9F贯穿第一叠层10和第二叠层20的接合表面，气隙9F能够释放裂纹的应力，由此阻止裂纹传播过接合表面。另外，由于裂纹不传播过接合表面，如在与第一叠层10和第二叠层20的主表面垂直的方向上观察的，能够阻止裂纹发展到位于气隙9F的内侧上的电路形成区域中。同样，在本实施方式中，第一叠层10和第二叠层20彼此接合处的表面可如第一变型例中那样改变，并且三个或更多个叠层可如第二变型例中那样彼此接合。另外，气隙9F的如从与第一叠层10和第二叠层20垂直的方向上观察的形成模式也可类似于第一实施方式中的形成模式(见图4A至图4E)。7-2.用于制造半导体器件的方法根据本实施方式的半导体器件700能够如下制造。图12A至图12D是用于说明用于制造根据本实施方式的半导体器件700的方法的图。首先，如图12A中所示，制备具有在基底I的主表面上形成的功能元件2的第一叠层10和具有在基底11的主表面上形成的功能元件12的第二叠层20。
平坦化膜6形成在基底I上的功能元件2上。之后，第一至第四配线层5a至5d顺序地形成。另外，平坦化膜16形成在基底11上的功能元件12上。之后，第一至第三配线层15a至15c顺序地形成。另外，密封环8形成为当从与基底I的主表面垂直的方向上观察时包围功能元件2。另外，密封环18形成为当从与基底11的主表面垂直的方向上观察时包围功能元件12。第一叠层10和第二叠层20可通过各种已知方法制造。用于制造第一叠层10和第二叠层20的方法不具体限定。接着，凹槽形状的气隙9G例如通过干法蚀刻、湿法蚀刻等形成在密封环8的在第ー叠层10的配线层3所在侧的外侧上。类似地，凹槽形状的气隙9H例如通过干法蚀刻、湿法蚀刻等在配线层13所在侧上形成在第二叠层20的主表面的密封环18的外侧上。 接着，如图12B所示，第一叠层10的其中布置有气隙9G的主表面和第二叠层20的其中布置有气隙9H的主表面接合于彼此。此时，气隙9G和气隙9H彼此对准，并且彼此接合使得气隙9G和气隙9H彼此连通。由此，形成贯穿第一叠层10和第二叠层20的接合表面的气隙9F。接合方法并不局限于粘接剂，而可以使用另外的方法。例如，当第一叠层10和第ニ叠层20直接彼此接触时,可使用金属接合、等离子接合、玻璃阳极接合等。另外，在接合之后，基底11通过CMP(化学机械抛光)、BRG(背面研磨)等被研磨至预定的厚度。接着，如图12C所示，到达第二叠层20中的配线和电极的通孔28通过例如干法蚀刻从基底11侧形成。接着，通过CVD等在通孔28的内表面上形成由Si02、SiN、Si0N、TE0S等制成的绝缘膜，以确保绝缘。沉积在通孔28的底部部分上的上述绝缘材料例如通过电子束移除。之后，通孔28的内部被填充导电材料，例如，比如W、Al或Cu。沉积在基底11上的上述导电材料比如W、Al或Cu能够用CMP或BRG被移除。接着，如图12D所示，由Si02、SiN、Si0N、TE0S等制成的绝缘膜17例如形成在基底11上以确保基底11的绝缘。之后，例如，通过Al形成端子21。另外，树脂等的钝化膜19在绝缘膜17上形成在除布置有端子21的部分外的位置处。由此,完成半导体器件700。另外，待设置到基底I的绝缘膜7使用例如Si02、SiN、Si0N或者TEOS类似地形成。绝缘膜7可在接合第一叠层10之前预先形成，或者可以在接合第一叠层10之后形成，并且这并不具体限定。另外，不需要功能元件形成在第一叠层10和第二叠层20的两者中，并且仅配线可形成在所述叠层中的ー个中。另外，即使在第一叠层10和第二叠层20彼此接合处的接合表面改变的情况中，半导体器件700也能够通过类似地形成在接合表面中的凹槽形状的气隙，使第一叠层10和第ニ叠层20彼此对准，并且使第一叠层10和第二叠层20彼此接合，使得第一叠层10和第二叠层20的各个气隙彼此连接。另外，在三个或更多个叠层彼此接合的情况中，半导体器件700能够通过在叠层的各个接合表面中形成凹槽形状的气隙、使叠层彼此对准和使叠层彼此接合形成气隙而制造出。半导体器件的实施方式和用于制造所述半导体器件的方法在上面已经说明。本公开并不局限于前述的实施方式，但包括不偏离权利要求书中所述的本公开的精神的可构思到的各种形式。另外，本公开也可采用下面的构造。(I)半导体器件包括第一叠层，所述第一叠层具有在基底上形成的配线层；第二叠层，所述第二叠层具有在基底上形成的配线层，所述第二叠层的主表面被接合到所述第一叠层的主表面；
功能元件，所述功能元件布置在所述第一叠层和所述第二叠层中的至少ー个中；和气隙，所述气隙贯穿所述第一叠层和所述第二叠层的接合表面，当从与所述第一叠层和所述第二叠层的主表面垂直的方向上观察时，所述气隙被布置于在所述第一叠层和所述第二叠层中的至少ー个中的包括所述功能元件的电路形成区域的外側。(2)根据⑴的半导体器件，其中所述气隙是贯穿所述第二叠层的凹槽。(3)根据(I)或(2)的半导体器件，进ー步包括密封环，当从与所述第一叠层和所述第二叠层的主表面垂直的方向上观察时，所述密封环包围所述第一叠层和所述第二叠层中的所述电路形成区域，其中所述凹槽布置在所述密封环的外侧上。(4)根据(3)的半导体器件，其中所述凹槽的底部表面与所述第一叠层内的配线表面重合。(5)根据(4)的半导体器件，进ー步包括贯穿金属构件，所述贯穿金属构件贯穿所述第二叠层的所述基底和所述接合表面，其中所述贯穿金属构件被连接到在与所述凹槽的底部表面重合的所述配线同一层的配线。(6)根据(5)的半导体器件，其中所述贯穿金属构件形成所述密封环。(7)根据(3)至(6)中一个所述的半导体器件，其中当从与所述第一叠层的主表面垂直的方向上观察时，所述凹槽形成为包围所述密封环。(8)根据(3)至(7)中一个所述的半导体器件，其中所述密封环形成在所述第一叠层和所述第二叠层两者中。(9)用于制造半导体器件的方法，所述方法包括形成具有在基底上形成的配线层的第一叠层、具有在基底上形成的配线层的第二叠层、和在所述第一叠层和所述第二叠层中的至少ー个中布置的功能元件；将所述第一叠层的主表面与所述第二叠层的主表面彼此接合；并且将贯穿所述第一叠层和所述第二叠层的接合表面并且具有在所述第一叠层和所述第二叠层中的一个的主表面中的开ロ的凹槽布置在所述第一叠层和所述第二叠层的电路形成区域的外侧上，所述主表面位于所述第一叠层和所述第二叠层中的ー个的所述接合表面的反向侧上。(10)用于制造半导体器件的方法，所述方法包括形成具有在基底上形成的配线层的第一叠层、具有在基底上形成的配线层的第二叠层、和在所述第一叠层和所述第二叠层中的至少ー个中布置的功能元件；在所述第一叠层和所述第二叠层的电路形成区域的外侧上形成在所述第一叠层的主表面中的凹槽和在所述第二叠层的主表面中的凹槽；并且进行对准，使得布置在所述第一叠层中的凹槽和布置在所述第二叠层中的凹槽彼此连通，并且将所述第一叠层的所述主表面与所述第二叠层的所述主表面彼此接合。
(11)根据(9)或(10)所述的用于制造半导体器件的方法，其中形成密封环，当从与所述第一叠层的所述主表面垂直的方向上观察时，所述密封环包围所述第一叠层和所述第二叠层的电路形成区域，并且所述凹槽布置在所述密封环的外侧上。本公开包含与2011年3月24日提交的日本优先权专利申请JP2011-065494中公开的主题内容相关的主题，该申请的全部内容通过引用合并于此。本领域技术人员将理解，在所附权利要求或其等效内容的范围内，可依据设计要求和其它因素进行各种修改、组合、子组合和替代。
权利要求
1.一种半导体器件，包括 第一叠层，所述第一叠层具有在基底上形成的配线层； 第二叠层，所述第二叠层具有在基底上形成的配线层，所述第二叠层的主表面被接合到所述第一叠层的主表面； 功能元件，所述功能元件布置在所述第一叠层和所述第二叠层中的至少ー个中；和气隙，所述气隙贯穿所述第一叠层和所述第二叠层的交界部，当从与所述第一叠层和所述第二叠层的主表面垂直的方向上观察时，所述气隙被布置于在所述第一叠层和所述第ニ叠层中的至少ー个中的包括所述功能元件的电路形成区域的外侧。
2.根据权利要求I所述的半导体器件，其中所述气隙是贯穿所述第二叠层的凹槽。
3.根据权利要求2所述的半导体器件，进ー步包括 密封环，当从与所述第一叠层的主表面垂直的方向上观察时，所述密封环包围所述第ー叠层和所述第二叠层中的所述电路形成区域， 其中所述凹槽布置在所述密封环的外侧上。
4.根据权利要求3所述的半导体器件， 其中所述凹槽的底部表面与所述第一叠层内的配线表面重合。
5.根据权利要求4所述的半导体器件，进ー步包括贯穿金属构件，所述贯穿金属构件贯穿所述第二叠层的所述基底和所述交界部， 其中所述贯穿金属构件被连接到在与所述凹槽的底部表面重合的所述配线同一层的配线。
6.根据权利要求5所述的半导体器件， 其中所述贯穿金属构件形成所述密封环。
7.根据权利要求3所述的半导体器件， 其中当从与所述第一叠层的主表面垂直的方向上观察时，所述凹槽形成为包围所述密封环。
8.根据权利要求7所述的半导体器件， 其中所述密封环形成在所述第一叠层和所述第二叠层两者中。
9.用于制造半导体器件的方法，所述方法包括 形成具有在基底上形成的配线层的第一叠层、具有在基底上形成的配线层的第二叠层、和在所述第一叠层和所述第二叠层中的至少ー个中布置的功能元件； 将所述第一叠层的主表面与所述第二叠层的主表面彼此接合；并且将贯穿所述第一叠层和所述第二叠层的交界部并且具有在所述第一叠层和所述第二叠层中的一个的主表面中的开ロ的凹槽布置在所述第一叠层和所述第二叠层的电路形成区域的外侧上，所述主表面位于所述第一叠层和所述第二叠层中的ー个的所述接合表面的反向侧上。
10.用于制造半导体器件的方法，所述方法包括 形成具有在基底上形成的配线层的第一叠层、具有在基底上形成的配线层的第二叠层、和在所述第一叠层和所述第二叠层中的至少ー个中布置的功能元件； 在所述第一叠层和所述第二叠层的电路形成区域的外侧上，形成在所述第一叠层的主表面中的凹槽和在所述第二叠层的主表面中的凹槽；并且进行对准，使得布置在所述第一叠层中的凹槽和布置在所述第二叠层中的凹槽彼此连通，并且将所述第一叠层的所述主表面与所述第二叠层的所述主表面彼此接合。
11.根据权利要求10所述的用于制造半导体器件的方法， 其中形成密封环，当从与所述第一叠层的所述主表面垂直的方向上观察时，所述密封环包围所述第一叠层和所述第二叠层的电路形成区域，并且所述凹槽布置在所述密封环的外侧上。
全文摘要
这里公开了一种半导体器件和用于制造半导体器件的方法，所述半导体器件包括第一叠层，所述第一叠层具有在基底上形成的配线层；第二叠层，所述第二叠层具有在基底上形成的配线层，所述第二叠层的主表面被接合到所述第一叠层的主表面；功能元件，所述功能元件布置在所述第一叠层和所述第二叠层中的至少一个中；和气隙，所述气隙贯穿所述第一叠层和所述第二叠层的交界部，当从与所述第一叠层和所述第二叠层的主表面垂直的方向上观察时，所述气隙被布置于在所述第一叠层和所述第二叠层中的至少一个中的包括所述功能元件的电路形成区域的外侧。
文档编号H01L23/31GK102693947SQ201210070818
公开日2012年9月26日 申请日期2012年3月16日 优先权日2011年3月24日
发明者平野嵩明 申请人:索尼公司