专利名称：一种大规模集成电路中FinFET的制备方法
技术领域：
本发明属于大规模半导体集成电路制造技术领域，涉及一种大规模集成电路器件的工艺集成方案。
背景技术：
随着摩尔定律推进到22纳米技术节点，传统的平面型场效应晶体管已经不能满足低功耗和高性能的要求。为了克服短沟道效应和提高单位面积的驱动电流密度，三维立体结构的鱼鳍型场效应晶体管(FinFET)开始引入大规模集成电路制造技术。这种结构由于具有更多的栅控面积，更窄的沟道耗尽区域而拥有非常突出的短沟道控制力和很高的驱动电流。FinFET在工艺制备上的困难是限制其在大规模集成电路产品中应用的主要原因。其中之一的困难是三维立体栅线条的刻蚀问题。该问题来源于栅材料淀积时的表面不平坦。由于栅材料是在三维立体的鱼鳍状硅条上淀积，因此具有很大的表面起伏，从而造成光刻的聚焦困难，同时对于鱼鳍两侧的侧墙区域很难将栅材料刻蚀干净，除非采用较大的过刻蚀，而这对硅有源区会造成损害。这个问题在22纳米以下采用更高分辨率的光刻技术时尤为突出，因此会大大限制产品的良率。已经有一些方法提出将栅材料首先进行平坦化，然后进行光刻和刻蚀。比如美国专利公开说明书US2005056845-A1中提出，在Fin上覆盖两层不同种类的栅材料，然后利用化学机械抛光方法将第一层栅材料进行平坦化处理可以得到全局平坦的栅材料。这种方法要求在Fin的顶端先覆盖一层绝缘介质防止Fin顶部被破坏，因此不能形成三栅结构，也不能降低栅刻蚀的负担。解决栅刻蚀在侧墙上残留的问题在美国专利公开说明书US2005170593-A1中利用了大马士革假栅工艺，即利用栅电极掩膜进行沟槽刻蚀，然后回填栅材料，从而避免了栅材料在Fin侧墙上的残留问题，可以提高产品的可靠性。但是这种方法没有形成三栅结构，而且Fin顶部的栅条宽度和Fin两侧侧墙上的栅条宽度不能自对准形成。
发明内容
本发明针对体硅上的三维三栅FinFET结构在制备过程中存在的上述问题，提出了一种适用于大规模集成电路制造的基于平坦化工艺的后栅工艺集成方案，可以获得很平整的栅线条光刻平面，同时避免了栅材料在Fin侧墙上的残留问题。此外，本发明还能有效地集成高K金属栅工艺，避免电学等效厚度增加和功函数漂移，从而获得优良的器件特性。本发明的FinFET制备方法，包括以下步骤
I)在体硅衬底上形成STI隔离层，然后对有源区进行阱注入和沟道掺杂离子注入并退火；2)将有源区硅表面露出，淀积牺牲栅氧化层，在牺牲栅氧化层上形成假栅，假栅顶部覆盖二氧化硅和氮化硅的复合硬掩膜；
3)去掉源漏区上覆盖的牺牲栅氧化层，淀积薄层氮化硅作为源漏区的注入掩膜进行源漏LDD和halo注入，并进行毫秒级闪耀式快速退火；4)淀积氮化硅，进行光刻，以光刻胶为掩膜各向异性干法刻蚀氮化硅，形成假栅的氮化硅侧墙，将源漏区的硅台露出，然后对源漏区硅台周围的STI隔离层进行回刻；5)去除光刻胶，以露出的硅台作为子晶窗口进行源漏外延生长，接着进行源漏追加注入和毫秒级闪耀式退火，形成源漏区；6)淀积二氧化硅，使得硅片表面完全被覆盖；然后以假栅顶部的氮化硅作为停止层，利用化学机械抛光进行二氧化硅减薄和平坦化；接着对二氧化硅进行干法刻蚀回刻，回刻至假栅高度的三分之一到二分之一处；7)淀积氮化硅，利用化学机械抛光进行氮化硅减薄，停止在假栅顶部的二氧化硅 层上或者多晶硅假栅上；利用剩余的氮化硅作为硬掩膜，去除假栅，露出假栅下的STI隔离层；对该部分STI隔离层进行干法刻蚀回刻，形成Fin形沟道区；8)腐蚀去掉Fin形沟道区顶部和侧面上残留的二氧化硅，进行真实栅介质和栅电极材料的淀积，完成器件结构。在本发明方法的实施过程中，可采取下述的一些具体操作步骤I)先在体硅衬底上生长二氧化硅和淀积氮化硅，然后通过光刻将有源区的图形转移到氮化硅层上，以光刻胶作为掩膜刻蚀氮化硅，再以氮化硅为硬掩膜干法刻蚀二氧化硅和硅，形成浅槽，浅槽深度范围在1000埃 3000埃；利用高深宽比二氧化硅淀积技术回填浅槽并覆盖整个硅表面；通过化学机械抛光技术对二氧化硅表面进行平坦化，并减薄至氮化硅硬掩膜层，形成STI隔离层。在步骤I)形成STI隔离层后，先进行阱的光刻和注入，然后去除有源区之上的氮化硅硬掩膜层，进行沟道掺杂离子注入。步骤2)假栅的形成过程可以是在裸露的有源区硅表面利用原子层淀积(ALD)技术淀积一薄层氧化硅作为牺牲栅氧化层，在上面继续淀积一层多晶硅或者非晶硅作为假栅材料，然后依次继续淀积二氧化硅和氮化硅作为硬掩膜；接着进行栅线条光刻，利用光刻胶为掩膜刻蚀顶部氮化硅；去掉光刻胶，以刻蚀后的顶部氮化硅作为硬掩膜干法刻蚀二氧化硅和假栅，最终停止在牺牲栅氧化层上。步骤3)中，LDD注入的能量为500eV 5KeV，剂量为IEHcnT3 2E15cnT3，注入倾角为O度 7度，对于N型晶体管，LDD注入杂质可以是P和/或As ;对于P型晶体管，LDD注入杂质可以是B及其化合物。两种晶体管在LDD注入前可选择Ge或C注入作为预非晶化注入。halo的注入能量为IKeV 45KeV，注入剂量为lE12cnT3 lE14cnT3，注入倾角为15度 30度，对称两次注入，对于N型晶体管，halo注入杂质可以是B及其化合物；对于P型晶体管，halo注入杂质可以是P和/或As。两种晶体管在halo注入前可选择Ge或C注入作为预非晶化注入。步骤4)中源漏区硅台周围的STI隔离层回刻深度为100埃 2000埃。对STI隔离层进行回刻时采用二氧化硅硅为高选择比的刻蚀条件。步骤5)中，对于P型晶体管源漏外延生长SiGe材料；对于N型晶体管源漏外延生长Si或SiC材料。沿Fin宽度方向的外延厚度通常不超过集成电路中相邻Fin间距的三分之一。
步骤6)中利用高密度等离子体化学气相淀积(HDP CVD)进行二氧化硅淀积，使得硅片表面完全被覆盖，然后进行减薄、平坦化和回刻。步骤7)中假栅的去除是先进行干法刻蚀，然后通过湿法腐蚀将假栅去除干净。在步骤7)中对假栅下STI隔离层进行回刻，回刻深度为100埃 2500埃，同步骤
4)，采用二氧化硅硅为高选择比的刻蚀条件进行刻蚀。步骤8)进行高K介质和金属栅电极的淀积，然后利用化学机械抛光对金属栅进行减薄平坦化，停止在氮化硅层上，得到三维三栅FinFET器件。步骤8)之后就进入晶体管制作的后端工艺，包括刻蚀接触孔，淀积金属，形成金属电极和互连线。本发明的创新之处在于利用STI化学机械抛光平面进行第一次假栅的光刻和刻 蚀，然后进行源漏形成工艺，再淀积中间介质层，再次利用化学机械抛光将中间介质层研磨到第一次假栅的顶部，利用干法刻蚀和湿法腐蚀结合的办法去除假栅材料，并利用中间介质层形成的硬掩膜继续刻蚀STI介质，从而仅仅在栅电极的区域形成Fin结构。此后进行真实的栅介质和栅电极材料的淀积，完成最终器件结构。本发明具有以下几个优点(I)栅线条的光刻平面平整，适合22纳米以下光刻技术对平整度的要求；(2)栅线条刻蚀量小，可以形成很陡直的线条，从而减少对线间距的限制以及寄生电容的影响；(3)只在栅线条区域形成Fin结构，避免了侧墙上的栅材料残留，提高了器件之间的隔离可靠性；(4)利用替代栅工艺，可以实现三维的高K金属栅结构，提高FinFET的阈值控制能力；(5)完全和体硅平面晶体管工艺兼容，工艺成本代价小。
图I为实施例步骤3硅台刻蚀以后的器件结构示意图，其中(a)为俯视图，(b)为A-A’方向截面图，(c)为B-B’方向截面图。图2为实施例步骤6和7在STI填充并CMP以后进行阱注入时的器件结构示意图，其中(a)为俯视图，(b)和(c)分别是沿A-A’方向和B-B’方向的截面图。图3为实施例步骤8和9去除氮化硅硬掩膜进行沟道掺杂注入的器件结构示意图，其中(a)为俯视图，(b)和(c)分别是沿A-A’方向和B-B’方向的截面图。图4是实施例步骤11露出有源区硅表面的器件结构示意图，其中(a)为俯视图，
(b)和(c)分别是沿A-A’方向和B-B’方向的截面图。图5为实施例步骤14多晶硅栅线条刻蚀以后的器件结构示意图，其中(a)为俯视图，(b)和(c)分别是沿A-A’方向和B-B’方向的截面图，在多晶硅栅顶部为二氧化硅和氮化硅的复合硬掩膜。图6为实施例步骤16进行LDD和Halo注入时的器件结构示意图，其中(a)为俯视图，(b)和(c)分别是沿A-A’方向和B-B’方向的截面图，覆盖在栅和有源区及STI区上的为氮化硅，作为注入的屏蔽层。图7为实施例步骤19在氮化硅侧墙形成以后，对有源区硅台周围的STI 二氧化硅进行第一次回刻后的器件结构示意图，其中(a)为俯视图，(b)和(C)分别是沿C-C’方向和B-B’方向的截面图。图8为实施例步骤20和21进行源漏外延并源漏追加注入后的器件结构示意图，其中(a)为俯视图，(b)和(c)分别是沿C-C’方向和B-B’方向的截面图，其中源漏内的带点的区域为源漏附加注入和外延源漏中在位杂质外扩散形成的冶金结。图9为实施例步骤27 二氧化硅和氮化硅回填并进行CMP以后形成平坦化图形，多晶硅假栅顶部的氮化硅和二氧化硅被去除后的器件结构示意图，其中(a)为俯视图，(b)和
(c)分别是沿A-A’方向和B-B’方向的截面图。图10为实施例步骤29在多晶硅去除后第二次对STI局部回刻形成局部Fin结构的示意图，其中(a)为俯视图，(b)和(c)分别是沿A-A’方向和B-B’方向的截面图。
图11为实施例步骤30在替代栅区域重新生长高K介质和金属栅材料后的器件结构示意图，其中(a)为俯视图，(b)和(c)分别是沿A-A’方向和B-B’方向的截面图，图中113部分为高K栅介质，114部分为功函数材料，而115部分为Al，作为填充材料。可以看出高K及金属栅呈“门”字形覆盖在Fin上，形成了三栅控制结构。
具体实施例方式本发明可以通过以下具体实例进行实施，但是不仅仅限于以下实例提及的工艺参数范围，类似的发明精神应当也属于本发明的扩展延伸。根据下述步骤制备FinFET器件I.在(100)或(110)晶向的体硅衬底101上生长二氧化硅和淀积氮化硅作为第一次刻蚀的硬掩膜，其中二氧化硅层102厚度为50埃 200埃，氮化硅层103厚度为70埃 500 埃。2.利用第一次光刻掩膜板将有源区的图形转移到氮化硅层103上，并利用光刻胶作为掩膜刻蚀氮化硅，并停止在二氧化硅层102上。3.去除光刻胶,利用氮化娃作为硬掩膜干法刻蚀二氧化娃和娃,形成一个浅槽。如图I所示，浅槽的深度为1000埃 3000埃，斜坡和硅表面的角度为80度 90度。刻蚀完成后，氮化硅硬掩膜103厚度应当剩余50埃 300埃。4.利用在位蒸汽氧化的办法对刻蚀出得硅台的顶角进行圆滑，生成的二氧化硅厚度为10埃 50埃。5.利用高深宽比二氧化硅淀积技术对剩余的硅槽进行回填，填充厚度为3000埃至7000埃，回填的二氧化硅应当覆盖整个硅表面。6.利用化学机械抛光技术对二氧化硅表面进行平坦化，并减薄至氮化硅硬掩膜层，形成二氧化硅围绕器件有源区的结构，有源区被氮化硅覆盖。该二氧化硅区域被称为STI隔离层104，如图2所示。7.进行阱的光刻和注入(见图2)。8.对STI隔离层104进行DHF (稀释氢氟酸溶液)回刻，回刻量应当是氮化硅硬掩膜厚度减去30埃左右；然后利用热磷酸去除氮化硅层103，如图3所示。9.进行沟道掺杂离子注入(见图3)。10.去除离子注入的光刻掩膜，利用RTA进行热退火，退火温度为1000°C 1100°C，退火时间为10秒 I小时。退火后前期的阱注入和沟道注入杂质将被激活，并均匀扩散到有源区。11.利用DHF漂去有源区顶层的热氧化层并回刻STI隔离层二氧化硅104，使得有源区的硅表面露出并和STI区保持较小的台阶(或凹陷)，如图4所示。台阶高度差应当小于50埃。12.利用原子层淀积(ALD)技术淀积一层薄氧化硅层作为牺牲栅氧化层105，厚度为15埃 30埃，在上面继续淀积一层多晶硅或者非晶硅作为假栅材料。假栅106厚度为500埃 1500埃。假栅106上面继续依次淀积大约100埃 200埃的二氧化硅107和300埃 800埃的氮化硅108作为硬掩膜。13.进行栅线条光刻，利用光刻胶为掩膜刻蚀顶部氮化硅108。14.去掉光刻胶以后,利用氮 化娃108作为硬掩膜干法刻蚀二氧化娃107和多晶娃假栅106，最终停止在二氧化硅牺牲栅氧化层105上，如图5所示。15.利用DHF去掉源漏区上覆盖的牺牲栅氧化层105，然后利用ALD淀积薄层氮化硅109作为源漏LDD和halo的注入掩膜，厚度大约为10埃 30埃，如图6所示。16.通过源漏上覆盖的薄层氮化娃109进行源漏LDD和halo注入(见图6)。其中LDD注入的能量为500eV 5KeV，剂量为IEHcnT3 2E15cnT3，注入倾角为O度 7度，对于N型晶体管，LDD注入杂质可以是P和/或As ;对于P型晶体管，LDD注入杂质可以是B及其化合物。两种晶体管在LDD注入前可选择Ge或C注入作为预非晶化注入。halo的注入能量为IKeV 45KeV，注入剂量为lE12cnT3 lE14cnT3，注入倾角为15度 30度，对称两次注入，对于N型晶体管，halo注入杂质可以是B及其化合物；对于P型晶体管，halo注入杂质可以是P和/或As。两种晶体管在halo注入前可选择Ge或C注入作为预非晶化注入。17.利用毫秒级闪耀式快速退火(flash RTP)进行一次退火，以完全激活杂质并恢复注入缺陷，并控制增强扩散，退火峰值温度为900°C 1050°C，时间为0. Ims 10ms。18.利用ALD淀积一层氮化娃,厚度为50埃 150埃,进行一次光刻,并利用各向异性干法刻蚀形成氮化硅侧墙110，将源漏区的硅台露出。刻蚀以后，假栅顶部的氮化硅应当剩下至少200埃左右，而硅表面的损失量不多于30埃。19.利用光刻胶和氮化硅(假栅顶部残留的氮化硅和假栅两侧氮化硅侧墙的总体)作为掩膜，进行STI 二氧化硅刻蚀，使得源漏区的硅台周围的二氧化硅104形成回刻，深度为100埃 2000埃，如图7所示。20.去除光刻胶以后，利用外延生长技术，以露出的硅台作为子晶窗口生长抬升源漏111 (如图8所示)对于P型晶体管生长SiGe材料，生长量为100埃 500埃，Ge含量为30% 50%，在位B掺杂量为lE19cm_3 lE21cm_3 ;对于N型晶体管则生长Si或SiC材料，生长量为100埃 500埃，在位P掺杂量为lE19cm_3 lE21cm_3。在集成电路中，沿Fin宽度方向的外延厚度(图8中所示w)通常不超过Fin间距的三分之一。21.进行一次光刻，露出N+或P+掺杂区，进行源漏追加注入。对于N型晶体管，先注入Ge和C，再注入As和/或P，各自的能量和剂量如下Ge 15KeV 35KeV，剂量IEHcnT3 lE15cnT3 ；C 5K 20Κ,剂量 lE13cnT3 lE15cnT3 ；As 5K 20Κ, lE15cnT3 lE16cnT3 ；P :10K 30K, lE13cnT3 lE15cnT3。对于P型晶体管，先注入Ge，再注入B，各自的能量和剂量如下Ge 15KeV 35KeV，剂量 IEHcnT2 lel5cnT2 ；B :0. 5KeV 20KeV，剂量 5E12cm2 lE15cm222.注入后，进行一次毫秒级闪耀式退火，退火峰值温度为900°C 1050°C，退火时间为O. Ims IOmsο23.利用高密度等离子体化学气相淀积(HDP CVD)进行二氧化硅淀积，厚度大约为1000埃 3000埃，使得硅片表面完全被覆盖，并没有气泡存在。24.利用化学机械抛光进行二氧化硅减薄和平坦化，并以假栅顶部剩余的氮化硅作为停止层。25.对二氧化硅进行干法刻蚀回刻，回刻至假栅高度的三分之一至二分之一处。26.继续淀积氮化硅，厚度为300埃 500埃。27.利用化学机械抛光进行氮化硅减薄，停止在假栅顶部的二氧化硅层107上或者多晶硅假栅106上，并保证假栅两侧的氮化硅112剩余大约100埃 200埃左右，如图9 所示。28.利用剩余的氮化硅112作为硬掩膜，利用干法刻蚀先回刻多晶硅假栅106至剩下100埃左右，然后利用四甲基氢氧化铵(TMAH)溶液腐蚀去除剩余的多晶硅，露出隔离区的STI 二氧化硅104。29.利用氮化硅作为硬掩膜，继续干法刻蚀STI 二氧化硅104，深度为100埃 2500埃，如图10所示，形成Fin形沟道区。30.利用DHF去掉Fin形沟道区顶部和侧面上残留的二氧化硅，进行高K介质和金属栅电极的淀积。高K介质淀积和金属栅电极淀积之间应当进行一次快速热退火以抑制界面电偶极子的形成和修复界面态陷阱。金属栅的具体形成过程如下在高K介质层上先利用PVD淀积一层功函数材料，厚度大约为50埃 100埃；然后利用PVD淀积填充金属材料(如Al)，将整个栅槽填充完毕；最后利用化学机械抛光对填充材料和功函数材料以及高K栅介质进行减薄平坦化，停止在氮化硅层112上，得到金属栅，如图11所示，填充金属材料115与高K栅介质113之间是功函数材料114。31.后续工艺中进行接触孔刻蚀，刻蚀着陆区在N+和P+抬升源漏111上，然后利用ALD淀积NiPt和Flash RTP进行金属硅化物退火。32.后续的后端工艺和当前45纳米以及32纳米铜互连工艺类似，完成最终互联。上面描述的实施例并非用于限定本发明，任何本领域的技术人员，在不脱离本发明的精神和范围内，可做各种的更动和润饰，因此本发明的保护范围视权利要求范围所界定。
权利要求
1.一种FinFET制备方法，包括以下步骤 1)在体硅衬底上形成STI隔离层，然后对有源区进行阱注入和沟道掺杂离子注入并退火； 2)将有源区硅表面露出，淀积牺牲栅氧化层，在牺牲栅氧化层上形成假栅，假栅顶部覆盖二氧化硅和氮化硅的复合硬掩膜； 3)去掉源漏区上覆盖的牺牲栅氧化层，淀积薄层氮化硅作为源漏区的注入掩膜进行源漏LDD和halo注入，并进行毫秒级闪耀式快速退火； 4)淀积氮化硅，进行光刻，以光刻胶为掩膜各向异性干法刻蚀氮化硅，形成假栅的氮化硅侧墙，将源漏区的硅台露出，然后对源漏区硅台周围的STI隔离层进行回刻； 5)去除光刻胶，以露出的硅台作为子晶窗口进行源漏外延生长，接着进行源漏追加注入和毫秒级闪耀式退火，形成源漏区； 6)淀积二氧化硅，使得硅片表面完全被覆盖；然后以假栅顶部的氮化硅作为停止层，利用化学机械抛光进行二氧化硅减薄和平坦化；接着对二氧化硅进行干法刻蚀回刻，回刻至假栅高度的三分之一到二分之一处； 7)淀积氮化硅，利用化学机械抛光进行氮化硅减薄，停止在假栅顶部的二氧化硅层上或者多晶硅假栅上；利用剩余的氮化硅作为硬掩膜，去除假栅，露出假栅下的STI隔离层；对该部分STI隔离层进行干法刻蚀回刻，形成Fin形沟道区； 8)腐蚀去掉Fin形沟道区顶部和侧面上残留的二氧化硅，进行真实栅介质和栅电极材料的淀积，完成器件结构。
2.如权利要求I所述的FinFET制备方法，其特征在于，步骤I)先在体硅衬底上生长二氧化硅和淀积氮化硅，然后通过光刻将有源区的图形转移到氮化硅层上，以光刻胶作为掩膜刻蚀氮化硅，再以氮化硅为硬掩膜干法刻蚀二氧化硅和硅，形成浅槽，浅槽深度范围在1000埃 3000埃；利用高深宽比二氧化硅淀积技术回填浅槽并覆盖整个硅表面；通过化学机械抛光技术对二氧化硅表面进行平坦化，并减薄至氮化硅硬掩膜层，形成STI隔离层；随后进行阱的光刻和注入，然后去除氮化硅硬掩膜层，进行沟道掺杂离子注入。
3.如权利要求I所述的FinFET制备方法，其特征在于，步骤2)在裸露的有源区硅表面利用原子层淀积技术淀积一薄层氧化硅作为牺牲栅氧化层，在上面继续淀积一层多晶硅或者非晶硅作为假栅材料，然后依次继续淀积二氧化硅和氮化硅作为硬掩膜；接着进行栅线条光刻，利用光刻胶为掩膜刻蚀顶部氮化硅；去掉光刻胶，以刻蚀后的顶部氮化硅作为硬掩膜干法刻蚀二氧化硅和假栅，最终停止在牺牲栅氧化层上。
4.如权利要求I所述的FinFET制备方法，其特征在于，步骤4)中源漏区硅台周围的STI隔离层回刻深度为100埃 2000埃。
5.如权利要求I所述的FinFET制备方法，其特征在于，步骤5)中，对于P型晶体管源漏外延生长SiGe材料；对于N型晶体管源漏外延生长Si或SiC材料。
6.如权利要求I所述的FinFET制备方法，其特征在于，步骤5)中，沿Fin宽度方向的源漏外延厚度不超过集成电路中相邻Fin间距的三分之一。
7.如权利要求I所述的FinFET制备方法，其特征在于，步骤6)中采用高密度等离子体化学气相淀积方法进行二氧化硅淀积，使得硅片表面完全被覆盖，然后进行减薄、平坦化和回刻。
8.如权利要求I所述的FinFET制备方法，其特征在于，步骤7)中假栅的去除是先进行干法刻蚀，然后再进行湿法腐蚀。
9.如权利要求I所述的FinFET制备方法，其特征在于，步骤7)中对假栅下STI隔离层进行回刻的深度为100埃 2500埃。
10.如权利要求I所述的FinFET制备方法，其特征在于，步骤8)进行高K介质和金属栅电极的淀积，然后利用化学机械抛光对金属栅进行减薄平坦化，停止在氮化硅层上，得到三维三栅FinFET器件。
全文摘要
本发明公开了一种大规模集成电路中FinFET的制备方法。本发明方法是一种后栅工艺，利用STI化学机械抛光平面进行第一次假栅的光刻和刻蚀，然后形成源漏，再淀积中间介质层，再次利用化学机械抛光将中间介质层研磨到第一次假栅的顶部，利用干法刻蚀和湿法腐蚀结合的办法去除假栅，并利用中间介质层形成的硬掩膜回刻STI介质，从而仅仅在栅电极的区域形成Fin结构，此后进行真实的栅介质和栅电极材料的淀积，完成最终器件结构。该方法可以获得很平整的栅线条光刻平面，同时避免了栅材料在Fin侧墙上的残留问题。此外，本发明还能有效地集成高K金属栅工艺，避免电学等效厚度增加和功函数漂移，从而获得优良的器件特性。
文档编号H01L21/28GK102646599SQ201210102518
公开日2012年8月22日 申请日期2012年4月9日 优先权日2012年4月9日
发明者黄如, 黎明 申请人:北京大学