专利名称：FinFET及其形成方法
技术领域：
本发明涉及半导体领域，更具体地，本发明涉及一种加强结构。
背景技术：
随着集成电路的尺寸的持续降低和对集成电路速度需求的持续增长，晶体管需要以较小的尺寸具有较高的驱动电流。由此开发了鳍状场效应晶体管(FinFET)。FinFET晶体管具有增加的沟道宽度。沟道宽度的增加通过形成包括在鳍状件的侧壁上的部分和在鳍状件的顶面上的部分的沟道而获得。FinFET可为双栅极FET，其包括在相应鳍状件的侧壁上的沟道，但在相应鳍状件的顶面上不存在沟道。FinFET还可为三栅极FET，其包括在相应鳍状件的侧壁和顶面上的沟道。由于晶体管的驱动电流正比于沟道宽度，因此FinFETs的驱动电流得到增加。
发明内容
为了解决现有技术中所存在的问题，根据本发明的一个方面，提供了一种方法，包括:提供一种结构，所述结构包括:半导体衬底；隔离区域，位于所述半导体衬底的表面上；多个半导体带状件，位于所述隔离区域之间；以及多个半导体鳍状件，位于所述多个半导体带状件中相应半导体带状件上方并与所述多个半导体带状件中相应半导体带状件对准，其中，所述多个半导体鳍状件相互平行并包括两个边缘鳍状件和位于所述两个边缘鳍状件之间的中心鳍状件；蚀刻所述两个边缘鳍状件中的每一个的中部；在所述中心鳍状件的中部的侧壁上形成栅极电介质；在栅极电介质上方形成栅电极；执行外延，以形成外延区域，其中，所述外延区域延伸至所述两个边缘鳍状件下面的所述多个半导体带状件中的两个的上方，并且延伸至所述中心鳍状件下面的所述多个半导体带状件之一的上方；以及在所述外延区域中形成源极/漏极区域。在该方法中，在蚀刻所述两个边缘鳍状件的每一个的中部的步骤中，所述两个边缘鳍状件的相对端部不被蚀刻。在该方法中，在蚀刻所述两个边缘鳍状件的每一个的中部的步骤中，所述两个边缘鳍状件基本上全部被去除。在该方法中，还包括:在所述外延之前，蚀刻所述中心鳍状件的端部和所述两个边缘鳍状件的相对端部，以形成凹部，其中，所述外延区域从所述凹部生长。在该方法中，在蚀刻所述两个边缘鳍状件的每一个的中部的步骤之后，暴露出所述两个边缘鳍状件下面的所述多个半导体带状件中的两个的顶面。
在该方法中，所述多个半导体带状件中的两个的顶面与所述隔离区域的顶面基本齐平。在该方法中，在蚀刻所述两个边缘鳍状件的每一个的中部的步骤中，所述两个边缘鳍状件之间的所述多个半导体鳍状件均不被蚀刻。根据本发明的另一方面，提供了一种方法，包括:形成多个半导体鳍状件，其中，所述多个半导体鳍状件相互平行并且包括两个边缘鳍状件和位于所述两个边缘鳍状件之间的中心鳍状件，并且其中，所述两个边缘鳍状件的每一个均包括相互分离的两个端部；在所述中心鳍状件的顶面和侧壁上形成栅极电介质；在所述栅极电介质上方形成栅电极；将所述两个边缘鳍状件的端部和所述中心鳍状件的端部凹进；执行外延，以形成外延区域，其中，从由所述两个边缘鳍状件的端部留下的间隔生长的外延材料与从由所述中心鳍状件的端部留下的间隔生长的外延材料相结合，以形成所述外延区域；以及在所述外延区域中形成源极/漏极区域。在该方法中，在所述两个边缘鳍状件之间具有多个中心鳍状件，并且其中，所述栅极电介质和所述栅电极形成在所述多个中心鳍状件的侧壁和顶面上。在该方法中，所述多个半导体鳍状件具有位于所述多个半导体鳍状件的相邻半导体鳍状件之间的第一间隔，并且其中，所述两个边缘鳍状件具有与所述多个半导体鳍状件之外的半导体鳍状件形成的第二间隔，并且其中，所述第二间隔大于所述第一间隔。在该方法中，在蚀刻所述两个边缘鳍状件的每一个的中部之后，暴露出位于所述两个边缘鳍状件下面并且邻接所述两个边缘鳍状件的半导体带状件的顶面。在该方法中，所述顶面与邻接所述半导体带状件的隔离区域基本齐平。在该方法中，形成所述多个半导体鳍状件的步骤包括:将半导体衬底凹进，以形成半导体带状件和位于所述半导体带状件之间的沟槽；填充所述沟槽，以在所述半导体衬底中形成浅沟槽隔离(STI)区域；以及将所述STI区域凹进，其中，位于所述STI区域的顶面上方的所述半导体带状件的部分形成所述两个边缘鳍状件和所述中心鳍状件，并且其中，所述两个边缘鳍状件的每一个的两个端部相互分离。根据本发明的又一方面，提供了一种器件，包括:半导体衬底；隔离区域，位于所述半导体衬底的表面上；多个半导体带状件，包括位于所述隔离区域之间并且相互平行的第一半导体带状件、第二半导体带状件和第三半导体带状件，其中，所述第二半导体带状件位于所述第一半导体带状件和所述第三半导体带状件之间；第一半导体鳍状件，位于所述第二半导体带状件上方并且与所述第二半导体带状件接合；栅极电介质，位于所述第一半导体鳍状件的侧壁上，其中，位于所述第一半导体带状件和所述第三半导体带状件上方并且与所述第一半导体带状件和所述第三半导体带状件对准的栅极电介质的部分具有与所述隔离区域的顶面基本齐平的底面；栅电极，位于所述栅极电介质上方，其中，所述栅极电介质和所述栅电极形成鳍状场效应晶体管(FinFET)的部分；以及源极/漏极区域，位于所述第一半导体带状件、所述第二半导体带状件和所述第三半导体带状件上方并且与所述第一半导体带状件、所述第二半导体带状件和所述第三半导体带状件对准。在该器件中，所述多个半导体带状件具有位于所述多个半导体带状件的相邻半导体带状件之间的第一间隔，并且其中，所述第一半导体带状件和所述第三半导体带状件具有与所述多个半导体带状件之外的附加半导体带状件形成的第二间隔，并且其中，所述第二间隔大于所述第一间隔。在该器件中，所述源极/漏极区域包括与所述隔离区域的顶面既不平行也不垂直的面。在该器件中，还包括:第四半导体带状件，位于所述隔离区域之间并且平行于所述第一半导体带状件，其中，所述第四半导体带状件位于是第一半导体带状件和所述第三半导体带状件之间；以及第二半导体鳍状件，位于所述第四半导体带状件上方并且邻接所述第四半导体带状件，其中，所述栅极电介质在半导体鳍状件的顶面和侧壁上延伸，并且其中，所述源极/漏极区域延伸至所述第四半导体带状件上方并且与所述第四半导体带状件对准。在该器件中，所述隔离区域包括与所述第一半导体带状件、所述第二半导体带状件和所述第三半导体带状件的相应边缘相接触的边缘。在该器件中，位于所述第一半导体带状件和所述第三半导体带状件之间的所有半导体带状件包括形成所述FinFET的沟道区域的上覆半导体鳍状件。在该器件中，所述半导体衬底和所述第一半导体鳍状件由相同的半导体材料形成。
为了更全面地理解其实施例以及这些实施例的优点，现在结合附图对以下描述进行参考，其中:图1A至图5B为根据一些示意性实施例的鳍状场效应晶体管(FinFET)的制造中的中间阶段的横截面图、俯视图以及立体图；图6A至图9B为根据可选实施例的FinFET的制造中的中间阶段的横截面图和俯视图；图10至图13示出了根据一些示意性实施例的鳍状件的制造的横截面图。
具体实施例方式下面详细论述本发明的实施例的实施和应用。然而，应该理解，实施例提供了可包含在大量的特定情形中的许多实用的创新概念。论述的这些特定的实施例是示意性的，而并不限制本发明的范围。根据各个实施例提供了鳍状场效应晶体管(FinFET)及其形成方法。示出了形成FinFET的中间阶段。论述了根据实施例的FinFET的变形。所有的各个视图和示意性实施例中，类似的参考标记用于表示类似的元件。图1A至图5B为根据一些示意性实施例的FinFET的制造中的中间阶段的横截面图、俯视图以及立体图。图1A和IB分别示出了一种结构的俯视图和立体图。参见图1A，形成多个半导体鳍状件22。半导体鳍状件22可以是相互平行的。半导体鳍状件22的各个末端还可相互对准。在一些实施例中，半导体鳍状件22具有均匀的间隔，且相邻半导体鳍状件22之间的间隔S I相互之间可以相等。在可选实施例中，相邻半导体鳍状件22之间的间隔S I相互之间可以不同。图1B示出了图1A中示出的结构的一部分的立体图。该结构包括衬底20。衬底20可为半导体衬底，其可进一步为硅衬底、锗衬底或由其他半导体材料形成的衬底。衬底20可用P-型或η-型杂质进行掺杂。例如浅沟槽隔离(STI)区域26的隔离区域可形成在衬底20中。相邻STI区域26之间的衬底20的部分形成半导体带状件24。半导体带状件24的顶面和STI区域26的顶面相互之间基本上齐平。在一些示意性实施例中，半导体鳍状件22的边缘垂直地对准至对应的半导体带状件24的相应边缘，并对准至STI区域26的边缘。半导体鳍状件22和半导体带状件24可由相同的材料形成。参见图2Α，执行图形化以蚀刻半导体鳍状件22的一些的中部，而半导体鳍状件22的一些其他部分不被蚀刻。图2Α为俯视图。在整个描述中，未被蚀刻的半导体鳍状件22表示为半导体鳍状件22Α，而被蚀刻的半导体鳍状件22表示为半导体鳍状件22Β。类似地，设在下面并对准至半导体鳍状件22k的半导体带状件24表示为半导体带状件24A，而设在下面并对准至半导体鳍状件22B的半导体带状件24表示为半导体带状件24B。为了执行蚀刻步骤，可形成并图形化蚀刻掩模(例如光刻胶30)。光刻胶30覆盖整个半导体鳍状件22A和半导体鳍状件22B的端部。半导体鳍状件22B的中部不被光刻胶30覆盖。使用光刻胶30作为蚀刻掩模，半导体鳍状件22B的中部22’被去除，而半导体鳍状件22B的相对端部22”保持为不被蚀刻。图2B示出了半导体鳍状件22B的中部22’被去除之后的结构的立体图。在一些实施例中，在蚀刻之后，中部22’被基本上完全去除，而中部22’下面的下部半导体带状件24B的部分不被去除。在蚀刻之后，中部22’下面的半导体带状件24的部分的暴露的顶面与STI区域26的上顶面基本上齐平，如图3B所示。在可选实施例中，中部22’下面的半导体带状件24B的顶面可低于STI区域26的顶面。在半导体鳍状件22B的蚀刻之后，去除蚀刻掩模30。根据一些实施例，多个鳍状件22可形成鳍状件组，而相同鳍状件组中的鳍状件22相互接近。回过来参见图1A和图1B，相同鳍状件组中相邻鳍状件22之间的间隔表示为内部-组间隔SI。鳍状件组与不属于该鳍状件组的其他鳍状件23之间的间隔表示为内部-组间隔S2。内部-组间隔SI可小于内部-组间隔S2。存在与鳍状件组的边缘最接近的两个最远的鳍状件，其中最远的鳍状件在下文中表示为边缘鳍状件22B。在一些实施例中，两个边缘鳍状件22B被蚀刻。边缘鳍状件22B之间的鳍状件在下文中表示为中心鳍状件22A。在一些实施例中，中心鳍状件22A均不被蚀刻。在替换实施例中，一些中心鳍状件22A被蚀亥IJ。边缘鳍状件22B比中心鳍状件22A受到更大的工艺变化的影响。根据一些实施例，在FinFET的形成中，边缘鳍状件22B不用于形成FinFET的沟道区域，而中心鳍状件22A可用于形成FinFET的沟道区域。图3A示出了栅极堆叠件34的俯视图，其形成为覆盖半导体鳍状件22A的中部。半导体鳍状件22A的相对端部可不被覆盖。另外，半导体鳍状件22B的每一个端部22”的至少一些或完全不被覆盖。在一些实施例中，如使用实线所示，栅极堆叠件34不覆盖半导体鳍状件22B的端部22”。可选地，如使用虚线示出的栅极堆叠件34所示，栅极堆叠件34在半导体鳍状件22B的端部22”上延伸。在形成栅极堆叠件34之后，栅极间隔40可形成在栅极堆叠件34的侧壁上。图3B示出了图3A中示出的结构的横截面图，其中横截面图根据图3A中的剖面线(plan crossing line) 3B-3B而得到。如图3B所示,栅极堆叠件34包括栅极电介质36,其在这些半导体鳍状件22A的相对的侧壁和顶面上延伸。栅极电介质36可在半导体带状件24B的顶面上延伸并可与半导体带状件24B的顶面相接触。而且，栅极电介质36和半导体带状件24B之间的界面可与STI区域26的顶面基本上齐平。栅极电介质36可包含氧化硅、氮化硅、高-k介电材料、其的组合以及其的多个层。栅电极38形成在栅极电介质36上。在一些实施例中，栅电极38包含金属、金属娃化物或其他导电材料。可选地，栅电极38可包含多晶硅。可以了解，在示出的图3A中，栅极堆叠件34包括鳍状件22上方的部分以及鳍状件22的侧壁上的部分。因此，所得到的FinFET可为三栅极FinFET。在可选实施例中，栅极堆叠件34可包括鳍状件22的侧壁上的部分，而不包括鳍状件22上方的部分。因此，所得到的FinFET可为双栅极FinFET。栅极电介质36和栅电极38的形成可包括:形成覆盖(blanket)栅极介电层、在覆盖(blanket)栅极介电层上方形成覆盖栅电极层，并图形化覆盖栅极介电层和覆盖栅电极层，以分别形成栅极电介质36和栅电极38。图10至图13示出了用于形成类似于图2B和图3B中示出的结构的可选实施例。参见图10，执行凹进步骤，以在半导体衬底20中形成沟槽25。由此形成半导体带状件24A和24B。对准至直线的两个半导体带状件24B被沟槽25中的一个相互隔开。接着参见图11，在沟槽25中形成STI区域26。STI区域26的顶面与半导体带状件24A和24B的顶面齐平。图12示出了 STI区域26的凹进，其中STI区域26顶面上方的半导体带状件24A和24B的部分分别形成半导体鳍状件22A和22B。注意，在图12中示出的结构中，对准至直线的每一对半导体带状件24B通过STI区域26的部分被相互隔开。图13示出了在栅极堆叠件34形成之后的结构的横截面图。图13根据图3A中的平面交叉线3B/3B而得到。图4、图5A以及图5B示出了源极和漏极区域(下文中称为源极/漏极区域)44 (图5A)以及源极和漏极硅化物区域(下文中称为源极/漏极硅化物区域)46的形成。图4和图5A中的横截面图根据图3A中的同一剖面线4-4而得到。在图4和图5A中，使用虚线对栅极堆叠件34进行示出，这是因为该栅极堆叠件34不位于图4和图5A的平面内。参见图4，不被栅极堆叠件34和栅极间隔40覆盖的半导体鳍状件22A和22B (图3A)的部分凹进。由鳍状件22A和22B被蚀刻的部分而留下的间隔在下文中称为凹部41。线43示出了在凹进之后半导体鳍状件22或半导体带状件24的顶面的一些示意性的位置。在一些实施例中，半导体鳍状件22A和22B基本上所有暴露的部分都被蚀刻，而半导体带状件24A和24B不凹进。在可选实施例中，半导体鳍状件22k和22B的暴露的部分的上部被蚀刻，而半导体鳍状件22A和22B的下部保持为不被蚀刻。在又一个实施例中，半导体鳍状件22A和22B的所有暴露的部分均被蚀刻，且半导体带状件24A和24B的顶部也凹进，以便所得到的凹部41延伸至低于STI区域26的顶面26A。如图5A所示，执行外延，以外延生长外延区域44，例如，使用选择性外延生长(SEG)，其中如果存在半导体带状件24的暴露的表面或半导体鳍状件22A和22B的保留部分，则从半导体带状件24的暴露的表面或半导体鳍状件22A和22B的保留部分选择性地生长外延区域44。从相邻半导体带状件24或半导体鳍状件22生长的外延材料可相互结合以形成连续的外延区域44。结果是，所得到的外延区域44延伸至半导体带状件24A和24B上方，并对准至该半导体带状件24A和24B。外延区域44可包含硅锗、硅碳、其中未添加锗和碳的硅、或其他半导体材料。外延区域44可具有与STI区域26的顶面26A既不平行也不垂直的端面44A。在形成外延区域44的外延之后，可执行源极/漏极注入，以形成源极/漏极区域，其还表示为44。源极/漏极硅化物区域46随后形成在源极/漏极区域44上。图5B示出了图5A中示出的结构的俯视图，可观察到外延源极/漏极区域44可延展至半导体鳍状件22A和半导体鳍状件22B上方。进一步，外延源极/漏极区域44形成在半导体鳍状件22A的相对端部上。由于半导体鳍状件22B在图2A和图2B所示的步骤中被蚀刻，因此在栅极堆叠件34下面不存在半导体鳍状件22B。因此，相应的FinFET的源极至漏极的电流需要流过保留的半导体鳍状件22A，其形成所得到的FinFET的沟道区域。图6A至图9B根据可选实施例示出了 FinFET的形成。除非特别指出，在这些实施例中的组件的材料和形成方法与类似组件基本相同，其通过在图1A至图5B中示出的实施例中的类似的参考标记进行表示。因此在图1A至图5B中示出的实施例的论述中可得到图6A至图9B中示出的实施例的形成细节。参见图6A，多个中心鳍状件22A相互平行并相邻。中心鳍状件22A位于两个边缘鳍状件22B之间。半导体带状件24A和24B分别位于半导体鳍状件22A和22B下面。中心鳍状件22A的总量可等于任何大于I的整数。在类似于图2A和2B中示出的步骤的步骤中，边缘鳍状件22B的中部被蚀刻，以便每一个边缘鳍状件22B相对的端部互不相连。中心鳍状件22A的至少一些或全部不被蚀刻。在随后的工艺步骤(其类似于图3A至图3B中示出的步骤)中，如图6B所示，形成栅极堆叠件34和栅极间隔40，之后形成外延源极/漏极区域44和源极/漏极硅化物区域46。图7至图9B示出了根据可选实施例的FinFET的制造中的中间阶段的俯视图和横截面图。除了在形成外延区域的外延步骤中，外延区域不从半导体带状件24B生长之外，这些实施例类似于图1A至图5B中的实施例。参见图7，鳍状件组包括多个鳍状件22，鳍状件22包括边缘鳍状件22B和中心鳍状件22A。另外，鳍状件22的内部-组间隔SI可小于内部-组间隔S2，内部-组间隔S2为边缘鳍状件22B与不属于该鳍状件组的鳍状件23之间的间隔。形成并图形化例如光刻胶30的蚀刻掩模。边缘鳍状件22B不被光刻胶30覆盖，而中心鳍状件22A被覆盖。虽然图7示出了单个中心鳍状件22A,但在边缘鳍状件22B之间可存在任意整数个半导体鳍状件22A。蚀刻掩模随后用于去除边缘鳍状件22B，其中整个边缘鳍状件22B被蚀刻并去除。在所得到的结构中，半导体带状件24B的顶面(请参见图8B)可与STI区域26的顶面基本齐平。图8A和图8B分别为栅极堆叠件34和栅极间隔40的形成的俯视图和横截面图。栅极堆叠件34可形成在半导体鳍状件22A的顶面和侧壁上。进一步，栅极堆叠件34可在半导体带状件24B上延伸或不在半导体带状件24B上延伸。随后，如图9A所示，半导体鳍状件22A可例如在蚀刻步骤中进行凹进。随后从半导体鳍状件22A或半导体带状件24A生长这些外延区域44。在一些实施例中，掩模层50形成为覆盖半导体带状件24B。因此，由于外延是选择性的，所以这些外延区域44不从半导体带状件24B生长。掩模层5可由例如氧化硅、氮化硅或类似材料的介电材料形成。图9B示出了图9A中的FinFET的俯视图。在这些实施例中，边缘鳍状件被蚀刻，而边缘鳍状件之间的中心鳍状件可被蚀刻或不被蚀刻。由于边缘鳍状件的蚀刻，边缘鳍状件不再形成相应的FinFET的沟道区域。由于边缘鳍状件比中心鳍状件具有更大的工艺变化，因此边缘鳍状件的蚀刻导致FinFET的饱和电流的变化期望地降低。根据实施例，一种方法包括:提供一种结构，该结构包括半导体衬底、在半导体衬底表面处的隔离区域、位于隔离区域之间的多个半导体带状件以及在多个半导体带状件的各个上方并对准至多个半导体带状件的相应的多个半导体鳍状件。多个半导体鳍状件相互平行并包括两个边缘鳍状件和位于两个边缘鳍状件之间的中心鳍状件。两个边缘鳍状件的每一个的中部被蚀刻。栅极电介质形成在中心鳍状件的中部的侧壁上。栅电极形成在栅极电介质上方。执行外延以形成外延区域，其中外延区域延伸至两个边缘鳍状件下设置的多个半导体带状件的两个的上方，并延伸至中心鳍状件下面的多个半导体带状件的一个的上方。源极/漏极区域形成在外延区域中。根据其他实施例，一种方法包括:提供多个相互平行的半导体鳍状件，且包括两个边缘鳍状件和位于两个边缘鳍状件之间的中心鳍状件。两个边缘鳍状件的每一个的中部被蚀刻，而中心鳍状件不被蚀刻。栅极电介质形成在中心鳍状件的顶面和侧壁上。栅电极形成在栅极电介质上方。两个边缘鳍状件的端部和中心鳍状件的端部被凹进。执行外延，以形成外延区域，其中从由两个边缘鳍状件的端部留下的间隔生长的外延材料与从由中心鳍状件的端部留下的间隔生长的外延材料结合以形成外延区域。源极/漏极区域形成在外延区域中。根据另外的其他实施例，一种器件包括:半导体衬底、在半导体衬底表面处的隔离区域以及包括位于隔离区域之间并相互平行的第一、第二和第三半导体带状件的多个半导体带状件。第二半导体带状件位于第一和第三半导体带状件之间。半导体鳍状件在第二半导体带状件上方并连接至第二半导体带状件。栅极电介质在第一半导体鳍状件的侧壁上。在第一和第三半导体带状件上方并对准至第一和第三半导体带状件的栅极电介质的部分的底表面与隔离区域的顶面基本齐平。栅电极在栅极电介质的上方，其中栅极电介质和栅电极形成FinFET的部分。源极/漏极区域在第一、第二和第三半导体带状件上方并与第一、第二和第三半导体带状件对准。尽管已经详细地描述了本发明及其优势，但应该理解，可以在不背离所附权利要求限定的本发明主旨和范围的情况下，做各种不同的改变，替换和更改。而且，本申请的范围并不仅限于本说明书中描述的工艺、机器、制造、材料组分、装置、方法和步骤的特定实施例。作为本领域普通技术人员应理解，通过本发明，现有的或今后开发的用于执行与根据本发明所采用的所述相应实施例基本相同的功能或获得基本相同结果的工艺、机器、制造，材料组分、装置、方法或步骤根据本发明可以被使用。因此，所附权利要求应该包括在这样的工艺、机器、制造、材料组分、装置、方法或步骤的范围内。此外，每条权利要求构成单独的实施例，并且多个权利要求和实施例的组合在本发明的范围内。
权利要求
1.一种方法，包括: 提供一种结构，所述结构包括: 半导体衬底； 隔离区域，位于所述半导体衬底的表面上； 多个半导体带状件，位于所述隔离区域之间；以及 多个半导体鳍状件，位于所述多个半导体带状件中相应半导体带状件上方并与所述多个半导体带状件中相应半导体带状件对准，其中，所述多个半导体鳍状件相互平行并包括两个边缘鳍状件和位于所述两个边缘鳍状件之间的中心鳍状件； 蚀刻所述两个边缘鳍状件中的每一个的中部； 在所述中心鳍状件的中部的侧壁上形成栅极电介质； 在栅极电介质上方形成栅电极； 执行外延，以形成外延区域，其中，所述外延区域延伸至所述两个边缘鳍状件下面的所述多个半导体带状件中的两个的上方，并且延伸至所述中心鳍状件下面的所述多个半导体带状件之一的上方；以及 在所述外延区域中形成源极/漏极区域。
2.根据权利要求1所述的方法，其中，在蚀刻所述两个边缘鳍状件的每一个的中部的步骤中，所述两个边缘 鳍状件的相对端部不被蚀刻。
3.根据权利要求1所述的方法，其中，在蚀刻所述两个边缘鳍状件的每一个的中部的步骤中，所述两个边缘鳍状件基本上全部被去除。
4.根据权利要求1所述的方法，还包括:在所述外延之前，蚀刻所述中心鳍状件的端部和所述两个边缘鳍状件的相对端部，以形成凹部，其中，所述外延区域从所述凹部生长。
5.根据权利要求1所述的方法，其中，在蚀刻所述两个边缘鳍状件的每一个的中部的步骤之后，暴露出所述两个边缘鳍状件下面的所述多个半导体带状件中的两个的顶面。
6.根据权利要求5所述的方法，其中，所述多个半导体带状件中的两个的顶面与所述隔离区域的顶面基本齐平。
7.根据权利要求1所述的方法，其中，在蚀刻所述两个边缘鳍状件的每一个的中部的步骤中，所述两个边缘鳍状件之间的所述多个半导体鳍状件均不被蚀刻。
8.一种方法，包括: 形成多个半导体鳍状件，其中，所述多个半导体鳍状件相互平行并且包括两个边缘鳍状件和位于所述两个边缘鳍状件之间的中心鳍状件，并且其中，所述两个边缘鳍状件的每一个均包括相互分离的两个端部； 在所述中心鳍状件的顶面和侧壁上形成栅极电介质； 在所述栅极电介质上方形成栅电极； 将所述两个边缘鳍状件的端部和所述中心鳍状件的端部凹进； 执行外延，以形成外延区域，其中，从由所述两个边缘鳍状件的端部留下的间隔生长的外延材料与从由所述中心鳍状件的端部留下的间隔生长的外延材料相结合，以形成所述外延区域；以及 在所述外延区域中形成源极/漏极区域。
9.根据权利要求8所述的方法，其中，在所述两个边缘鳍状件之间具有多个中心鳍状件，并且其中，所述栅极电介质和所述栅电极形成在所述多个中心鳍状件的侧壁和顶面上。
10.一种器件，包括: 半导体衬底； 隔离区域，位于所述半导体衬底的表面上； 多个半导体带状件，包括位于所述隔离区域之间并且相互平行的第一半导体带状件、第二半导体带状件和第三半导体带状件，其中，所述第二半导体带状件位于所述第一半导体带状件和所述第三半导体带状件之间；第一半导体鳍状件，位于所述第二半导体带状件上方并且与所述第二半导体带状件接合； 栅极电介质，位于所述第一半导体鳍状件的侧壁上，其中，位于所述第一半导体带状件和所述第三半导体带状件上方并且与所述第一半导体带状件和所述第三半导体带状件对准的栅极电介质的部分具有与所述隔离区域的顶面基本齐平的底面； 栅电极，位于所述栅极电介质上方，其中，所述栅极电介质和所述栅电极形成鳍状场效应晶体管(FinFET)的部分；以及 源极/漏极区域，位于所述第一半导体带状件、所述第二半导体带状件和所述第三半导体带状件上方并且与 所述第一半导体带状件、所述第二半导体带状件和所述第三半导体带状件对准。
全文摘要
一种方法，包括提供多个相互平行的半导体鳍状件，并包括两个边缘鳍状件和位于两个边缘鳍状件之间的中心鳍状件。两个边缘鳍状件的每一个的中部被蚀刻，而中心鳍状件不被蚀刻。栅极电介质形成在中心鳍状件的顶面和侧壁上。栅电极形成在栅极电介质的上方。两个边缘鳍状件的端部和中心鳍状件的端部凹进。执行外延，以形成外延区域，其中从由两个边缘鳍状件的端部留下的间隔生长的外延材料与从由中心鳍状件的端部留下的间隔生长的外延材料相结合，以形成外延区域。源极/漏极区域形成在外延区域中。本发明还提供了一种FinFET及其形成方法。
文档编号H01L21/28GK103199011SQ201210189758
公开日2013年7月10日 申请日期2012年6月8日 优先权日2012年1月9日
发明者何嘉政, 陈自强, 林以唐, 张智胜 申请人:台湾积体电路制造股份有限公司