专利名称：肖特基二极管及其形成方法
技术领域：
本发明涉及半导体制造领域，特别涉及一种肖特基ニ极管及其形成方法。
背景技术：
肖特基ニ极管(Schottky Barrier Diode)是ー种低功耗、大电流、超高速半导体器件，以金属层为正扱，以半导体衬底为负极，利用两者接触面上形成的势垒具有整流特性而成。其反相恢复时间短(可以小到几纳秒)，正向导通电压低(0.4伏持)，整流电流大(可高达几千安培)，因此广泛应用于开关电源、变频器、驱动器等。公开号为US2004/0007723A1的美国专利文献公开了ー种沟槽肖特基ニ极管，具体结构请參考图1，包括N型掺杂的半导体衬底10，位于所述半导体衬底10内的沟槽(未图示)，位于所述沟槽侧壁和底部表面的氧化硅层11，位于所述氧化硅层11表面的多晶硅·12，所述多晶硅12填充满所述沟槽；位于所述半导体衬底10和多晶硅12表面的金属层20，所述金属层20与多晶硅12电学连接，所述金属层20通过导电插塞(未图示)电学连接构成沟槽肖特基ニ极管的正极，所述N型掺杂的半导体衬底10通过其他位置的导电插塞(未图示)电学连接构成沟槽肖特基ニ极管的负极，所述沟槽之间的半导体衬底10与金属层20相接触的区域构成肖特基ニ极管。由于传统的平面肖特基ニ极管的反向偏压较低，反向漏电流偏大，当所述沟槽肖特基ニ极管施加反偏电压时，即在所述半导体衬底10施加正电压，在金属层20施加负电压。由于所述半导体衬底10为N型掺杂，靠近沟槽侧壁、底部和与金属层20相接触的半导体衬底10内会形成耗尽区15，当所述两个沟槽之间的间距足够小时，靠近沟槽侧壁的两个由反偏电压形成的耗尽区15的厚度大于两个沟槽之间的间距，所述两个耗尽区夹断相邻沟槽之间的半导体衬底10，使得反向击穿电压提高，反向漏电流变小。但当所述两个沟槽之间的间距较小时，导通区域变窄，正向导通电阻变大，导通损耗变大。
发明内容
本发明解决的问题是提供一种肖特基ニ极管及其形成方法，能在不增大正向导通电阻的同时大幅提高反向击穿电压。为解决上述问题，本发明技术方案提供了一种肖特基ニ极管的形成方法，包括提供N型掺杂的半导体衬底，在所述半导体衬底内形成若干沟槽；在所述沟槽侧壁和底部表面形成绝缘层；对所述半导体衬底进行倾斜P型离子注入，在所述靠近半导体衬底表面、沟槽侧壁和底部表面的半导体衬底内形成第一 P型掺杂区；在所述绝缘层表面形成多晶硅材料，所述多晶硅材料填充满所述沟槽；对所述半导体衬底表面进行N型离子注入，在靠近表面的半导体衬底和多晶硅材料内形成N型掺杂区，所述N型离子注入的深度大于或等于第一 P型离子注入的深度；在所述半导体衬底表面和沟槽内的多晶硅材料表面形成肖特基金属层。可选的，所述倾斜P型离子注入的离子为硼离子、镓离子、铟离子其中的一种或几种，注入的能量范围为5KeV 20KeV，注入的剂量范围为Iel 2atom/cnT3e 13atom/cm3，注入的角度范围为5度 15度。可选的，两个所述沟槽侧壁的第一 P型掺杂区的厚度之和小于相邻沟槽之间的间距。可选的，还包括在所述沟槽内填充满多晶硅材料之前，对所述沟槽底部进行垂直P型离子注入，在所述沟槽底部的半导体衬底内形成第二 P型掺杂区。可选的，所述垂直P型离子注入的离子为硼离子、镓离子、铟离子其中的一种或几种，注入的能量范围为IOKeV 30KeV，注入的剂量范围为3el2atom/cnT5el3atom/cm3。可选的，所述N型离子注入的深度大于或等于第二 P型离子注入的深度。可选的，所述N型离子注入的剂量大于倾斜P型离子注入的剂量和垂直P型离子·注入的剂量可选的，所述N型掺杂区的掺杂浓度大于或等于N型掺杂的半导体衬底的掺杂浓度。可选的，所述N型离子注入的离子为磷离子或砷离子，注入的能量范围为IOKeV 80KeV，注入的剂量范围为 Iel2atom/cm3 5e13atom/cm3。可选的，所述相邻沟槽之间的宽度范围为0. 3微米 I微米。可选的，在进行倾斜P型离子注入和垂直P型离子注入后，在形成多晶硅材料之前，将所述绝缘层除去，并在所述沟槽侧壁和底部表面形成绝缘材料层，在所述绝缘材料层表面形成多晶娃材料。可选的，还包括，在所述半导体衬底表面和多晶硅材料表面形成金属粘附层，在所述金属粘附层表面形成肖特基金属层。可选的，所述肖特基金属层的材料为钨、铝、银、金、铜中的ー种或多种。可选的，所述半导体衬底包括N型重掺杂基底和位于基底表面的N型轻掺杂外延层。本发明技术方案还提供了一种肖特基ニ极管，包括N型掺杂的半导体衬底，位于所述半导体衬底内的若干沟槽；位于靠近半导体衬底表面、沟槽侧壁和底部表面的半导体衬底内的第一 P型掺杂区；位于所述沟槽侧壁和底部表面的绝缘层，位于所述绝缘层表面且填充满所述沟槽的多晶硅材料；位于靠近表面的半导体衬底和多晶硅材料内的N型掺杂区，所述N型掺杂区的离子注入深度大于或等于所述第一 P型掺杂区的离子注入深度，位于所述半导体衬底和多晶硅材料表面的肖特基金属层。 可选的，还包括，位于沟槽底部表面的半导体衬底内的第二 P型掺杂区，所述第二P型掺杂区的离子注入深度大于所述第一 P型掺杂区的离子注入深度。可选的，所述相邻沟槽之间的宽度范围为0. 3微米 2微米。可选的，所述第二 P型掺杂区的掺杂浓度大于所述第一 P型掺杂区的掺杂浓度。可选的，两个所述沟槽侧壁的第一 P型掺杂区的厚度之和小于相邻沟槽之间的间距。可选的，所述N型掺杂区的掺杂浓度大于或等于N型掺杂的半导体衬底的掺杂浓度。与现有技术相比，本发明具有以下优点
综上，本发明实施例通过在所述靠近沟槽侧壁的半导体衬底内进行倾斜P型离子注入，形成第一 P型掺杂区，相邻沟槽的两个第一 P型掺杂区与N型掺杂的半导体衬底之间都形成有耗尽区。在现有技术中，不施加偏压时相邻沟槽之间不具有耗尽区，如需要利用耗尽区将相邻沟槽夹断需要很大的反向电压，往往相邻沟槽之间尚未夹断就发生击穿，而在本发明实施例中，当不施加偏压时，相邻沟槽的两个第一 P型掺杂区对应的耗尽区之间的间距小于相邻沟槽之间的间距，仅需要在肖特基ニ极管两端施加有较小的反向电压时，所述肖特基ニ极管中相邻沟槽之间的半导体衬底就容易被耗尽区夹断，从而可以大幅提高肖特基ニ极管的反向击穿电压。进ー步的，通过垂直P型离子注入在所述沟槽底部形成第二 P型掺杂区，所述垂直P型离子注入的注入能量大于所述倾斜P型离子注入的注入能量，使得第二 P型掺杂区的深度大于所述第一 P型掺杂区的深度，沟槽底部的棱角对应的耗尽区的弧度变大，使得沟槽 底部不容易发生击穿。且所述第二 P型掺杂区的深度较大，掺杂浓度较大，后续在相邻两个沟槽对应的两个第二 P型掺杂区之间的半导体衬底区域也被耗尽区夹断，使得从肖特基金属层到半导体衬底之间的耗尽区的厚度増加，有利于提高肖特基ニ极管的击穿电压。
图I是现有技术的沟槽肖特基ニ极管的剖面结构示意图；图2是本发明实施例的肖特基ニ极管的形成方法的流程示意图；图3至图9是本发明实施例的肖特基ニ极管的形成过程的剖面结构示意图；图10是本发明实施例的肖特基ニ极管与现有技术的肖特基ニ极管的反向击穿电压对比图。
具体实施例方式由于现有的沟槽肖特基ニ极管相邻的沟槽之间所需的间距较小，但当所述两个沟槽之间的间距较小时，从金属层到半导体衬底之间的导通区域变窄，正向导通电阻变大，导通损耗和开关损耗变大，正向压降变高。为此，发明人经过研究，提出了一种肖特基ニ极管及其形成方法，在半导体衬底中形成沟槽后，对所述沟槽侧壁进行P型离子注入，在沟槽侧壁形成P型掺杂区。当后续在所述肖特基ニ极管施加有反向偏压时，即在所述半导体衬底施加正电压，在肖特基金属层施加负电压时，由于反向偏压使得沟槽侧壁的P型掺杂区与半导体衬底之间的耗尽区的厚度很容易变大，所述靠近沟槽侧壁的两个耗尽区容易夹断两个沟槽之间的半导体衬底，使得反向击穿电压提高，且由于沟槽侧壁的P型掺杂区与半导体衬底之间的耗尽区有利于夹断两个沟槽之间的半导体衬底，相邻的两个沟槽之间的间距可以较大，从肖特基金属层到半导体衬底之间的导通区域较大，有利于降低正向导通电阻，使得导通损耗和开关损耗较小，正向压降较小。为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施方式
做详细的说明。在以下描述中阐述了具体细节以便于充分理解本发明。但是本发明能够以多种不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广。因此本发明不受下面公开的具体实施的限制。
本发明实施例首先提供了一种肖特基ニ极管的形成方法，请參考图2，为本发明实施例的肖特基ニ极管的形成方法的流程示意图，具体包括步骤S101，提供N型掺杂的半导体衬底，在所述半导体衬底内形成若干沟槽；步骤S102，在所述沟槽侧壁和底部表面形成绝缘层；步骤S103，对所述半导体衬底进行倾斜P型离子注入，在所述靠近半导体衬底表面、沟槽侧壁和底部表面的半导体衬底内形成第一 P型掺杂区；步骤S104，对所述半导体衬底进行垂直P型离子注入，在所述沟槽底部形成第二 P型掺杂区；步骤S105，在所述绝缘层表面形成多晶硅材料，所述多晶硅材料填充满所述沟槽；
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步骤S106，对所述半导体衬底表面进行N型离子注入，在靠近表面的半导体衬底和多晶硅材料内形成N型掺杂区；步骤S107，在所述半导体衬底表面和沟槽内的多晶硅材料表面形成肖特基金属层。具体的，图3至图9为本发明实施例的肖特基ニ极管的形成过程的剖面结构示意图。请參考图3，提供N型掺杂的半导体衬底100，在所述半导体衬底100内形成若干沟槽110。所述半导体衬底100为娃衬底、错衬底或错娃衬底等。所述半导体衬底内100原位掺杂有N型杂质离子，所述N型杂质离子为磷离子、砷离子、锑离子其中的ー种或几种。在本实施例中，所述半导体衬底100中N型掺杂的离子浓度相同。在其他实施例中，所述半导体衬底包括N型重掺杂基底和位于基底表面的N型轻掺杂外延层，所述基底和外延层的材料相同，所述沟槽形成于所述轻掺杂的外延层中，所述N型轻掺杂的外延层有利于提高肖特基ニ极管的反向击穿电压。由于后续会在所述基底相对于外延层的另一表面形成互连层，所述互连层与半导体衬底电学连接，作为肖特基ニ极管的负极，因此所述重掺杂基底有利于降低肖特基ニ极管的导通电阻。形成所述沟槽110的エ艺为干法刻蚀エ艺，具体包括在所述半导体衬底100表面形成图形化的光刻胶层或硬掩膜层(未图示)，以所述图形化的光刻胶层或硬掩膜层为掩膜，所述硬掩膜层为氮化硅、氮氧化硅、氮碳化硅、氧化硅、无定形碳，金属等，利用深反应离子刻蚀(DRIE)エ艺对所述半导体衬底100进行干法刻蚀，形成若干沟槽110。在本实施例中，所述沟槽110的宽度为0. 6微米 1. 8微米，所述相邻沟槽110之间的间距范围为0. 3微米 2微米，所述沟槽110的深度范围为I微米微米。所述相邻沟槽110之间的间距较大，有利于提高肖特基金属层到半导体衬底之间的导通区域的横截面积，有利于降低肖特基ニ极管的正向导通电阻，使得导通损耗和开关损耗较小，正向压降较小。且由于所述沟槽110的宽度较大，沟槽开ロ较大，有利于倾斜P型离子注入时在全部的沟槽侧壁的半导体衬底内都形成P型掺杂区，利于夹断两个沟槽之间的半导体衬底，提高反向击穿电压。请參考图4，在所述沟槽110侧壁和底部表面形成绝缘层120。在本实施例中，刻蚀形成沟槽110的掩膜层为光刻胶层，形成沟槽110后，采用氧气灰化工艺去除所述光刻胶层。去除光刻胶层后，利用氧化工艺或化学气相沉积エ艺在所述半导体衬底100表面、沟槽110侧壁和底部表面形成绝缘层120。所述绝缘层120的材料为氧化硅、氮化硅等，所述绝缘层120可以电学隔离半导体衬底和后续在沟槽内形成的多晶硅材料。所述绝缘层120还可以防止后续的离子注入エ艺对所述半导体衬底100表面、沟槽110侧壁和底部表面造成损伤，避免半导体衬底100表面、沟槽110侧壁和底部表面存在缺陷，影响肖特基ニ极管的电学性能。在本实施例中，所述绝缘层120的材料为氧化硅，厚度为55纳米。在其他实施例中，当刻蚀形成沟槽的掩膜层为硬掩膜层，形成沟槽后，可以去除硬掩膜层，也可以不去除硬掩膜层。
当去除硬掩膜层后，利用氧化工艺或化学气相沉积エ艺在所述半导体衬底表面、沟槽侧壁和底部表面形成绝缘层，防止后续的离子注入エ艺对所述半导体衬底100表面、沟槽110侧壁和底部表面造成损伤。当不去除所述半导体衬底表面的硬掩膜层，利用氧化工艺或化学气相沉积エ艺在所述沟槽侧壁和底部表面、硬掩膜层表面形成绝缘层。后续进行P型离子注入时，因为硬掩膜层的掩膜阻挡作用，P型离子注入エ艺不会将离子注入到半导体衬底表面，使得靠近表面的半导体衬底不会因为P型离子注入产生有缺陷，影响肖特基ニ极管的电学性能。请參考图5，对所述半导体衬底100进行倾斜P型离子注入，在所述靠近半导体衬底100表面、沟槽110侧壁和底部表面的半导体衬底100内形成第一 P型掺杂区130。所述倾斜P型离子注入的离子为硼离子、镓离子、铟离子其中的ー种或几种，注入的能量范围为5KeV 20KeV，注入的剂量范围为lel2atom/cnT3el3atom/cm3，注入的角度范围为5度 15度，所述两个沟槽侧壁的P型掺杂区130的厚度之和小于相邻沟槽之间的间距，使得肖特基ニ极管施加正向偏压时肖特基金属层与半导体衬底电学连接。具体的，在其中一个实施例中，所述倾斜P型离子注入的离子为硼离子，注入的能量为IOKeV，注入的剂量为lel3atom/cm3，注入的角度为7度。其中，所述角度为离子注入方向与半导体衬底法线方向之间的锐角夹角。所述倾斜P型离子注入使得靠近沟槽侧壁的半导体衬底内形成有第一 P型掺杂区130，而所述半导体衬底100为N型掺杂，第一 P型掺杂区130和半导体衬底100之间形成有耗尽区136，使得相邻两个沟槽侧壁对应的耗尽区之间的间距小于相邻两个沟槽侧壁之间的间距，当后续有反偏电压施加在肖特基ニ极管两端吋，即在所述半导体衬底施加正电压，在肖特基金属层施加负电压时，所述耗尽区的宽度会变大，由于相邻两个沟槽侧壁对应的耗尽区之间的间距较小，在较小的反偏电压时，相邻两个沟槽之间的半导体衬底即被两侧的耗尽区夹断，使得两个沟槽侧壁的第一 P型掺杂区之间的半导体衬底都为耗尽区，所述肖特基金属层和半导体衬底之间的耗尽区的厚度大于沟槽的深度，使得所述肖特基金属层和半导体衬底之间反偏击穿电压増大。在本实施例中，由于所述半导体衬底100表面只有绝缘层120,所述绝缘层120的厚度较小，倾斜P型离子注入会透过所述绝缘层120注入到所述半导体衬底100表面，使得靠近半导体衬底100表面的区域形成第一 P型掺杂区。由于后续形成的肖特基ニ极管需要将金属层与N型掺杂区相接触，后续エ艺需要将所述第一 P型掺杂区反型成N型掺杂区。在其他实施例中，当所述半导体衬底表面具有硬掩膜层和位于硬掩膜层表面的绝缘层时，由于所述硬掩膜层的厚度远远大于绝缘层的厚度，倾斜P型离子注入不会透过硬掩膜层注入到所述半导体衬底表面，只会在靠近沟槽侧壁的半导体衬底形成第一 P型掺杂区，使得靠近表面的半导体衬底不会因为P型离子注入产生有缺陷，影响肖特基ニ极管的电学性能。在其他实施例中，所述绝缘层还可以在进行P型离子注入后在所述沟槽侧壁和底部表面形成。请參考图6，对所述半导体衬底100进行垂直P型离子注入，在所述沟槽110底部形成第二 P型掺杂区135。由于干法刻蚀形成的沟槽底部具有棱角，所述棱角处的电场线比较密集，电场较大，在所述棱角处比较容易发生击穿，因此，通过垂直P型离子注入，所述垂直P型离子注入的注入能量大于所述倾斜P型离子注入的注入能量，使得第二 P型掺杂区135的离子注入深度大于所述第一 P型掺杂区130的离子注入深度，沟槽底部的棱角对应的耗尽区136的弧度变大，使得沟槽底部不容易发生击穿。且所述第二 P型掺杂区135的深度较大，掺杂浓度较大，后续在相邻两个沟槽对应的两个第二 P型掺杂区135之间的半导体衬底区域也被·耗尽区夹断，使得从肖特基金属层到半导体衬底之间的耗尽区的厚度増加，有利于提高肖特基ニ极管的击穿电压。在本实施例中，所述垂直P型离子注入的离子为硼离子、镓离子、铟离子其中的一种或几种，注入的能量范围为IOKeV 30KeV，注入的剂量范围为3el2atom/cnT5el3atom/cm3。具体的，在其中一个实施例中，所述垂直P型离子注入的离子为硼离子，注入的能量为20KeV，注入的剂量为 I. 7el3atom/cm30在其他实施例中，所述垂直P型离子注入也可以在倾斜P型离子注入之前进行。在其他实施例中，也可以不进行垂直P型离子注入。请參考图7，在所述绝缘层120表面形成多晶硅材料140，所述多晶硅材料140填充满所述沟槽110 (请參考图6)。形成所述多晶硅材料140的エ艺为外延エ艺或化学气相沉积エ艺。在本实施例中，利用化学气相沉积エ艺在所述沟槽110内的绝缘层120表面和半导体衬底100表面的绝缘层120表面形成多晶硅材料层(未图示)，所述多晶硅材料层填充满所述沟槽110，并对所述半导体衬底100表面的多晶硅材料层和绝缘层120进行化学机械研磨，直到暴露出所述沟槽之间的半导体衬底100，在所述沟槽110填充满多晶硅材料140。由于所述绝缘层可能会在上述的垂直P型离子注入、倾斜P型离子注入过程中产生缺陷，可能会使得绝缘层两侧的半导体衬底和多晶硅材料之间的漏电流増大，绝缘层的绝缘性能变差。在其他实施例中，在形成多晶硅材料之前，去除所述绝缘层，重新在所述沟槽侧壁和底部表面形成一层例如氧化硅、氮化硅等的绝缘材料层，或直接在所述绝缘层表面再形成一层例如氧化硅、氮化硅等的绝缘材料层，利用所述绝缘材料层和绝缘层电学隔离半导体衬底和后续在沟槽内形成的多晶硅材料。在其他实施例中，在形成多晶硅材料之前，所述半导体衬底表面还具有硬掩膜层时，可以先去除所述硬掩膜层，再形成多晶硅材料，或者也可以先在沟槽内形成的多晶硅材料，然后利用化学机械研磨エ艺去除位于半导体衬底表面的多晶硅材料和硬掩膜层，直到暴露出所述半导体衬底表面。请參考图8，对所述半导体衬底100表面进行N型离子注入，在靠近表面的半导体衬底100和多晶硅材料140内形成N型掺杂区150，所述N型掺杂区150的离子注入深度大于或等于所述第一 P型掺杂区的离子注入深度和第二 P型掺杂区的离子注入深度。由于在垂直P型离子注入和倾斜P型离子注入的过程中，会在N型掺杂的半导体衬底表面或在靠近沟槽侧壁的半导体衬底表面进行反型形成P型掺杂区，而肖特基ニ极管需要将金属层与N型掺杂区相接触形成，因此需要再次将所述靠近半导体衬底表面的P型掺杂区重新反型成N型掺杂区。所述N型离子注入的离子为磷离子或砷离子，注入的能量范围为IOKe疒80KeV，注入的剂量范围为lel2atom/cm3、el3atom/cm3。由于所述N型离子注入的注入剂量大于倾斜P型离子注入和垂直P型离子注入的总注入剂量，使得半导体衬底表面被反型重新形成N型掺杂区，在本实施例中，所述反型形成的N型掺杂区150的掺杂浓度大于N型掺杂的半导体衬底100的掺杂浓度，有利于提高肖特基ニ极管的正向导通电阻。在其他实施例中，两者的掺杂浓度也可以相同。且所述N型离子注入的注入能量大于或等于倾斜P型离子注入和垂直P型离子注入的注入能量，所述N型掺杂区的深度大于或等于第一 P型掺杂区和第二 P型掺杂区的深度，使得所述N型掺杂区与位于相邻两个沟槽侧壁的第一 P型掺杂区之间的半导体衬底接触，所述N型掺杂区和位于相邻两个沟槽侧壁的第一 P型掺杂区之间的半导体·衬底构成肖特基ニ极管的一扱。由于所述N型掺杂区的面积为所述相邻沟槽之间暴露出的半导体衬底的总面积，使得N型掺杂区与肖特基金属层相接触的面积最大，从而降低了 N型掺杂区与肖特基金属层的接触电阻，有利于降低导通电阻，使得导通损耗和开关损耗较小，正向压降较小。请參考图9，在所述半导体衬底100表面和沟槽内的多晶硅材料140表面形成肖特基金属层160。所述肖特基金属层的材质为钨、铝、银、金、铜中的ー种或多种。形成所述肖特基金属层160的エ艺为溅射エ艺、电子束蒸发或电镀エ艺，使得所述肖特基金属层160与半导体衬底100相接触形成肖特基ニ极管。在其他实施例中，在形成所述肖特基金属层之前，还可以在所述半导体衬底表面和沟槽内的多晶硅材料表面形成金属粘附层，在所述金属粘附层表面形成肖特基金属层，通过改变肖特基金属层的金属的功函数可以改变金属与半导体的接触势垒，所述金属粘附层的材料可以为钛、钽、钛钨等，所述金属粘附层与半导体衬底的硅发生反应形成金属硅化物可以降低肖特基金属层与半导体衬底的接触电阻，并通过调整金属粘附层的材料、厚度也可以改变肖特基金属层与半导体衬底的接触势垒，从而有利于提高肖特基ニ极管的电学性能。形成金属粘附层后，需要对所述金属粘附层进行退火，使得金属粘附层与接触的半导体衬底、多晶硅材料形成金属硅化物，且利用所述退火エ艺，可同时对P型掺杂区、N型掺杂区的掺杂离子进行扩散、激活。在其他实施例中，当后续エ艺还需要在半导体衬底上形成其他半导体器件时，也可以利用后续形成其他半导体器件时的高温的气相沉积エ艺或退火エ艺对所述肖特基ニ极管进行退火，可以节省退火エ艺步骤，降低制程的热预算。在形成所述肖特基ニ极管后，在所述肖特基金属层表面形成金属互连层或导电插塞，作为肖特基ニ极管的正极，在所述半导体衬底相对于肖特基金属层的另一表面形成背面金属层，所述背面金属层与半导体衬底电学连接，作为肖特基ニ极管的负极。
在其他实施例中，还可以在所述N型掺杂的半导体衬底的其他位置形成导电插塞，所述导电插塞与半导体衬底电学连接，作为肖特基ニ极管的负极。本发明实施例还提供了 ー种肖特基ニ极管，请參考图9，为本发明实施例的肖特基ニ极管的剖面结构示意图，具体包括N型掺杂的半导体衬底100，位于所述半导体衬底100内的若干沟槽(未标不);位于靠近半导体衬底表面、沟槽侧壁和底部表面的半导体衬底100内的第一 P型掺杂区130，位于沟槽底部表面的半导体衬底100内的第二 P型掺杂区135，所述第二 P型掺杂区135的深度大于所述第一 P型掺杂区130的深度，所述第一 P型掺杂区130、第二 P型掺杂区135与半导体衬底之间形成有耗尽区136 ;位于所述沟槽侧壁和底部表面的绝缘层120，位于所述绝缘层120表面且填充满所述沟槽的多晶硅材料140 ;位于靠近表面的半导体衬底100和多晶硅材料140内的N型掺杂区150，所述N型掺杂区150的深度大于所述第一 P型掺杂区130和第二 P型掺杂区135的深度，位于所述半导体衬底100和多晶硅材料140表面的肖特基金属层160。请參考图10，为本发明实施例的肖特基ニ极管与现有技术的肖特基ニ极管的反向·击穿电压对比图，现有技术的肖特基ニ极管中相邻沟槽之间的间距与本发明实施例的肖特基ニ极管中相邻沟槽之间的间距相同，但现有技术的肖特基ニ极管未进行倾斜P型离子注入，未在靠近沟槽侧壁的半导体衬底内形成第一 P型掺杂区。其中，所述横坐标为肖特基ニ极管的反偏电压，纵坐标为肖特基ニ极管的反偏电流。通过测试发现，现有技术的肖特基ニ极管的反向击穿电压为9. 22V,而本发明实施例的肖特基ニ极管的反向击穿电压为68. 5V,通过在靠近沟槽侧壁的半导体衬底内形成第一 P型掺杂区，可以大幅提高肖特基ニ极管的反向击穿电压。由于相邻沟槽之间的间距较大，现有技术的肖特基ニ极管在相邻沟槽之间的半导体衬底还未完全被耗尽区夹断时就被反向击穿，而且本发明实施例的肖特基ニ极管通过在所述靠近沟槽侧壁的半导体衬底内进行倾斜P型离子注入，形成第一 P型掺杂区，相邻沟槽的两个第一 P型掺杂区与N型掺杂的半导体衬底之间都形成有耗尽区，相邻沟槽的两个第一 P型掺杂区对应的耗尽区之间的间距小于相邻沟槽之间的间距，可以在较低的反向电压时即可使得相邻沟槽之间的半导体衬底被耗尽区夹断，从而可以大幅提高肖特基ニ极管的反向击穿电压。且由于两者的相邻沟槽之间的间距相同，现有技术的肖特基ニ极管的正向导通电阻为I. 79el2欧姆/平方微米，本发明实施例的肖特基ニ极管的正向导通电阻为I. 82el2欧姆/平方微米，两者差别不大，不会造成正向导通电阻大幅提高。综上，本发明实施例通过在所述靠近沟槽侧壁的半导体衬底内进行倾斜P型离子注入，形成第一 P型掺杂区，相邻沟槽的两个第一 P型掺杂区与N型掺杂的半导体衬底之间都形成有耗尽区。在现有技术中，不施加偏压时相邻沟槽之间不具有耗尽区，如需要利用耗尽区将相邻沟槽夹断需要很大的反向电压，往往相邻沟槽之间尚未夹断就发生击穿，而在本发明实施例中，当不施加偏压时，相邻沟槽的两个第一 P型掺杂区对应的耗尽区之间的间距小于相邻沟槽之间的间距，仅需要在肖特基ニ极管两端施加有较小的反向电压时，所述肖特基ニ极管中相邻沟槽之间的半导体衬底就容易被耗尽区夹断，从而可以大幅提高肖特基ニ极管的反向击穿电压。进ー步的，通过垂直P型离子注入在所述沟槽底部形成第二 P型掺杂区，所述垂直P型离子注入的注入能量大于所述倾斜P型离子注入的注入能量，使得第二 P型掺杂区的深度大于所述第一 P型掺杂区的深度，沟槽底部的棱角对应的耗尽区的弧度变大，使得沟槽底部不容易发生击穿。且所述第二P型掺杂区的深度较大，掺杂浓度较大，后续在相邻两个沟槽对应的两个第二 P型掺杂区之间的半导体衬底区域也被耗尽区夹断，使得从肖特基金属层到半导体衬底之间的耗尽区的厚度増加，有利于提高肖特基ニ极管的击穿电压。本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述掲示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。·
权利要求
1.一种肖特基二极管的形成方法，其特征在于，包括 提供N型掺杂的半导体衬底，在所述半导体衬底内形成若干沟槽； 在所述沟槽侧壁和底部表面形成绝缘层； 对所述半导体衬底进行倾斜P型离子注入，在所述靠近半导体衬底表面、沟槽侧壁和底部表面的半导体衬底内形成第一 P型掺杂区； 在所述绝缘层表面形成多晶硅材料，所述多晶硅材料填充满所述沟槽； 对所述半导体衬底表面进行N型离子注入，在靠近表面的半导体衬底和多晶硅材料内形成N型掺杂区，所述N型离子注入的深度大于或等于第一 P型离子注入的深度； 在所述半导体衬底表面和沟槽内的多晶硅材料表面形成肖特基金属层。
2.如权利要求I的肖特基二极管的形成方法，其特征在于，所述倾斜P型离子注入的离子为硼离子、镓离子、铟离子其中的一种或几种，注入的能量范围为5KeV 20KeV，注入的剂量范围为lel2atom/cnT3el3atom/cm3，注入的角度范围为5度 15度。
3.如权利要求I的肖特基二极管的形成方法，其特征在于，两个所述沟槽侧壁的第一P型掺杂区的厚度之和小于相邻沟槽之间的间距。
4.如权利要求I的肖特基二极管的形成方法，其特征在于，还包括在所述沟槽内填充满多晶硅材料之前，对所述沟槽底部进行垂直P型离子注入，在所述沟槽底部的半导体衬底内形成第二 P型掺杂区。
5.如权利要求4的肖特基二极管的形成方法，其特征在于，所述垂直P型离子注入的离子为硼离子、镓离子、铟离子其中的一种或几种，注入的能量范围为IOKe疒30KeV，注入的剂量范围为 3el2atom/cm3 5el3atom/cm3。
6.如权利要求4的肖特基二极管的形成方法，其特征在于，所述N型离子注入的深度大于或等于第二 P型离子注入的深度。
7.如权利要求I或4的肖特基二极管的形成方法，其特征在于，所述N型离子注入的剂量大于倾斜P型离子注入的剂量和垂直P型离子注入的剂量
8.如权利要求7的肖特基二极管的形成方法，其特征在于，所述N型掺杂区的掺杂浓度大于或等于N型掺杂的半导体衬底的掺杂浓度。
9.如权利要求I的肖特基二极管的形成方法，其特征在于，所述N型离子注入的离子为磷离子或砷离子，注入的能量范围为IOKe疒80KeV，注入的剂量范围为lel2atom/cm3 5el3atom/cm3。
10.如权利要求I的肖特基二极管的形成方法，其特征在于，所述相邻沟槽之间的宽度范围为O. 3微米 2微米。
11.如权利要求I或4的肖特基二极管的形成方法，其特征在于，在进行倾斜P型离子注入和垂直P型离子注入后，在形成多晶硅材料之前，将所述绝缘层除去，并在所述沟槽侧壁和底部表面形成绝缘材料层，在所述绝缘材料层表面形成多晶硅材料。
12.如权利要求I的肖特基二极管的形成方法，其特征在于，还包括，在所述半导体衬底表面和多晶硅材料表面形成金属粘附层，在所述金属粘附层表面形成肖特基金属层。
13.如权利要求I的肖特基二极管的形成方法，其特征在于，所述肖特基金属层的材料为钨、铝、银、金、铜中的一种或多种。
14.如权利要求I的肖特基二极管的形成方法，其特征在于，所述半导体衬底包括N型重掺杂基底和位于基底表面的N型轻掺杂外延层。
15.一种肖特基二极管，其特征在于，包括N型掺杂的半导体衬底，位于所述半导体衬底内的若干沟槽；位于靠近半导体衬底表面、沟槽侧壁和底部表面的半导体衬底内的第一P型掺杂区；位于所述沟槽侧壁和底部表面的绝缘层，位于所述绝缘层表面且填充满所述沟槽的多晶硅材料；位于靠近表面的半导体衬底和多晶硅材料内的N型掺杂区，所述N型掺杂区的离子注入深度大于或等于所述第一 P型掺杂区的离子注入深度，位于所述半导体衬底和多晶硅材料表面的肖特基金属层。
16.如权利要求15所述的肖特基二极管，其特征在于，还包括，位于沟槽底部表面的半导体衬底内的第二 P型掺杂区，所述第二 P型掺杂区的离子注入深度大于所述第一 P型掺杂区的离子注入深度。
17.如权利要求15所述的肖特基二极管，其特征在于，所述相邻沟槽之间的宽度范围为O. 3微米 I微米。
18.如权利要求15所述的肖特基二极管，其特征在于，所述第二P型掺杂区的掺杂浓度大于所述第一 P型掺杂区的掺杂浓度。
19.如权利要求15所述的肖特基二极管，其特征在于，两个所述沟槽侧壁的第一P型掺杂区的厚度之和小于相邻沟槽之间的间距。
20.如权利要求15所述的肖特基二极管，其特征在于，所述N型掺杂区的掺杂浓度大于或等于N型掺杂的半导体衬底的掺杂浓度。
全文摘要
一种肖特基二极管及其形成方法，所述肖特基二极管的形成方法包括提供半导体衬底，在半导体衬底内形成若干沟槽；对所述半导体衬底进行倾斜P型离子注入，在所述靠近半导体衬底表面、沟槽侧壁和底部表面的半导体衬底内形成第一P型掺杂区；将多晶硅材料填充满所述沟槽；在靠近表面的半导体衬底和多晶硅材料内反型形成N型掺杂区；在所述半导体衬底表面和多晶硅材料表面形成肖特基金属层。由于相邻沟槽的两个第一P型掺杂区之间的间距小于相邻沟槽之间的间距，当在肖特基二极管两端施加有反向电压时，所述肖特基二极管中相邻沟槽的两个第一P型掺杂区之间的半导体衬底更容易被耗尽区夹断，从而可以提高肖特基二极管的反向击穿电压。
文档编号H01L29/872GK102789979SQ20121030160
公开日2012年11月21日 申请日期2012年8月22日 优先权日2012年8月22日
发明者唐树澍, 苟鸿雁 申请人:上海宏力半导体制造有限公司