专利名称：具有穿衬底通孔的半导体器件的制作方法
具有穿衬底通孔的半导体器件
背景技术：
消费类电子设备，特别是诸如智能手机、平板电脑等移动电子设备，日趋采用更小、更紧凑的部件以给其用户提供期望的特性。这些设备通常采用三维集成电路器件(3D1C)。三维集成电路器件是采用两层或更多层有源电子部件的半导体器件。穿衬底通孔(through-substrate via,TSV)互连在器件的不同层(例如，不同衬底)上的电子部件，使得器件可以垂直及水平地集成。因此，与传统的二维集成电路器件相比，三维集成电路器件可以在更小、更紧凑的占用面积(footprint)中提供更多的功能
发明内容
所描述的半导体器件包括两个或更多个接合在一起的衬底。穿衬底通孔(TSV)给形成在衬底中的电子部件提供电互连。在实施方式中，通过使用诸如构图的电介质等构图的粘结材料将两个或更多个半导体晶片接合在一起来制造半导体器件。当晶片在接合工艺期间被按压在一起时，构图的粘结材料实现了粘结材料的横向扩展(expansion)。例如,可以通过在底部晶片的第一表面(上表面)施加粘结材料，将顶部晶片接合至底部晶片。然后，对粘结材料进行构图。然后，可以使用该构图的粘结材料来将顶部晶片的第一表面(下表面)接合至底部晶片的第一表面(上表面)。然后，可以形成贯穿顶部晶片和构图的粘结材料的过孔，以在晶片之间提供电互连。可以重复这个工艺，来将另外的晶片接合至顶部晶片的第二表面(上表面)。然后，可以将接合的晶片分割成单个半导体器件。提供了本发明内容来以简化的形式介绍了以下在具体实施方式
部分中会进一步描述的概念的选择。本发明内容既不旨在确定所要求的主题的关键特征或者必要特征，也不旨在用于辅助确定所要求保护的主题的范围。
参照附图描述具体实施方式
部分。在说明书和附图中的不同实例中使用相同的附图标记可以表示相似或相同的项。图I是示出根据本公开内容的示例实施方式的晶片级半导体器件(例如，器件分割前)的图解部分截面图。图2是示出用于制造诸如图I中所示的器件等半导体器件的示例实施方式中的工艺的流程图。图3是示出制造示例实施方式中的、诸如图I中所示的半导体器件等晶片级封装的半导体器件的图解部分截面图，其中所示的顶部晶片接合至载体晶片。图4是示出制造示例实施方式中的、诸如图I中所示的半导体器件等晶片级封装的半导体器件的图解部分截面图，其中底部晶片的第一表面(上表面)上提供有构图的粘结材料。图5是示出制造示例实施方式中的、诸如图I中所示的半导体器件等晶片级封装半导体器件的图解部分截面图，其中所示的顶部晶片和底部晶片用构图的粘结材料接合在一起。图6是示出制造示例实施方式中的、诸如图I中所示的半导体器件等晶片级封装半导体器件的图解部分截面图，其中贯穿顶部晶片和构图的粘结材料直至设置在底部晶片的第一表面上的导电焊盘而形成过孔。
图7是示出制造示例实施方式中的、诸如图I中所示的半导体器件等晶片级封装半导体器件的图解部分截面图，其中在过孔中沉积导电材料，以在设置在底部晶片上的导电层与设置在顶表面上的导电层之间提供互连。
具体实施例方式综沭通常使用晶片上晶片(wafer-on-wafer)技术制造三维集成电路器件,其中电子部件(例如，电路)首先制造在两个或更多个半导体晶片上。然后，将半导体晶片对准、附接在一起并进行分割，以提供单个器件。穿衬底通孔(TSV)在附接之前形成在晶片中，或者在附接之后形成在晶片堆叠体中。然而，制造三维集成电路器件需要另外的制造步骤来使晶片结合在一起。这增加了器件的成本。而且，每个额外的制造步骤增加了引发缺陷的风险，因而可能降低器件的产量。因此，所描述的技术以可靠的、有生产价值的方式制造具有多个堆叠的管芯(衬底)的半导体器件。在一个或多个实施方式中，半导体器件至少包括通过粘结材料接合在一起的顶部管芯和底部管芯。所述顶部和底部管芯包括一个或多个在其中形成的集成电路。穿衬底通孔(TSV)贯穿所述顶部管芯和设置在所述管芯之间的所述粘结材料而形成。所述穿衬底通孔包括诸如铜等导电材料，以在所述集成电路之间提供电互连。预期可以在具有第一和第二管芯的堆叠配置中提供附加管芯(衬底)并将其接合至所述堆叠配置，从而提供具有三层或更多层的器件。通过使用诸如构图的电介质(例如，苯并环丁烯)等构图的粘结材料，将半导体晶片接合在一起来制造半导体器件。当晶片在接合工艺期间被按压在一起时，构图的粘结材料实现了粘结材料的横向扩展。例如，可以通过将粘结材料施加于底部晶片的第一表面(上表面)，将顶部晶片接合至底部晶片。然后，对粘结材料进行构图。然后，可以使用构图的粘结材料来将顶部晶片的第一表面(底表面)接合至底部晶片的第一表面(顶表面)。然后，可以形成贯穿顶部晶片和构图的粘结材料的穿衬底通孔，以在晶片之间提供电互连。可以重复这个工艺，以在顶部晶片的第二表面(顶表面)上接合另外的晶片。然后，可以将接合的晶片分割成单个半导体器件。在以下讨论中，首先描述示例半导体器件。然后描述可用于制造该示例半导体器件的示例性工序。示例实施方式图I示出了根据本公开内容的示例实施方式的半导体器件100。出于描述的目的，示出了在分割器件100之前的晶片级半导体器件100。如所示，半导体器件100包括形成为底部晶片102的部分的底部管芯(衬底)以及形成为顶部晶片104的部分的顶部管芯(衬底)。底部和顶部管芯包括一个或多个形成在晶片102、104中的集成电路(未示出)。如图I中所示，顶部晶片104还包括一个或多个对准标记106。对准标记106可以用于使顶部晶片104与载体晶片(以下描述)对准。底部晶片102具有第一表面(顶表面)108和第二表面110。顶部晶片104也具有第一表面(上表面)112和第二表面(底表面)114。集成电路形成(例如，制造)在底部晶片102的第一表面108和顶部晶片104的第一表面112附近。预期可以对晶片102、104的表面108和112平坦化或者可以不对其进行平坦化。晶片102、104包括基材，该基材用于通过诸如光刻、离子注入、沉积、蚀刻等各种制造技术来形成一个或多个集成电路器件。可以以各种方式配置晶片102、104。例如，晶片102、104可以包括η-型硅晶片或者P-型硅晶片。在一个实施方式中，晶片102、104可以包括配置为提供η-型电荷载流子元素的V族元素(例如磷、砷、锑等)。在另一实施方式中，晶片102、104可以包括配置为提供P-型电荷载流子元素的IIIA族元素(例如硼等)。可以以各种方式配置集成电路。例如，集成电路可以是数字集成电路、模拟集成电路、混合信号电路等。在一个或多个实施方式中，集成电路可以包括数字逻辑器件、模拟器··件(例如，放大器等)、其组合等。如上所述，集成电路可以利用各种制造技术制造。例如，集成电路可以通过一种或多种半导体制造技术制造。例如，集成电路可以通过互补金属氧化物半导体(CMOS)技术、双极型半导体技术等制造。如图I中所示，器件100还包括晶片102、104的导电层116的一个或多个面阵(area array)。在实施方式中，导电层116可以包括一个或多个导电(例如,接触)焊盘、再分布结构等。在另一实施方式中，导电层116可以包括晶种金属和/或阻挡金属层，以便形成镀覆线路。导电层116的数量和配置可以根据集成电路的复杂性和配置等变化。导电层116提供电接触部，通过该电接触部，集成电路与其它部件(当器件100配置为晶片级封装(WLP)器件时，诸如印刷电路板(未示出)等)或设置在器件100中的其它集成电路互连。在一个或多个实施方式中，导电层116可以包括导电材料，诸如金属材料(例如铝、铜
坐、坐寸/ 寸ο导电层116可以在与器件100关联的不同电子部件之间提供电互连。例如，配置在底部晶片102上的第一导电层116可以给配置在顶部晶片104上的第二导电层116提供电互连。在另一实例中，配置在顶部晶片104上的导电层116可以提供与一个或多个焊料凸块118的电互连。设置焊料凸块118以在导电层116与形成在印刷电路板(未示出)表面上的对应的焊盘(未示出)之间提供机械和/或电互连。在一个或多个实施方式中，焊料凸块118可以由诸如锡-银-铜(Sn-Ag-Cu)合金焊料(即，SAC)、锡-银(Sn-Ag)合金焊料、锡-铜(Sn-Cu)合金焊料等无铅焊料制成。然而，预期也可以使用锡-铅(PbSn)焊料。可以将凸块界面120施加至导电层116，以在导电层116与焊料凸块118之间提供可靠的互连边界。例如，在图I中所示的半导体器件100中，凸块界面120包括施加至集成电路芯片102的导电层116的凸块下金属化层(UBM) 122。UBM122可以具有多种成分。例如，UBM122包括用作粘结层、扩散阻挡层、可焊层、氧化阻挡层等的多层不同的金属(例如，铝(Al)、镍(Ni)、铜(Cu)等)。然而，也可以是其它UBM结构。在一个或多个实施方式中，器件100可以采用再分布层(“RDL”)配置。RDL配置采用包括薄膜金属(例如，铝、铜等)再布线的再分布结构124以及将导电层116再分布至可以更均匀地配置在器件100的表面上的凸块界面120(例如，UBM焊盘)的面阵的互连系统。随后，将焊料凸块118设置在这些凸块界面120上，以形成凸块组件126。
如图I中所示，再分布层124可以包括为焊料凸块118提供进一步结构支撑的翼部124AU24B。该结构支撑可以减小器件100的应力，从而可以防止器件100在各种测试阶段(例如温度循环、坠落测试等)期间破裂。在一个或多个实施方式中，翼部124AU24B提供可以延伸至约焊料凸块118的宽度(W)的再分布层124延伸部。然而预期在一些实施方式中翼部124A、124B可以延伸超出(例如，大于)焊料凸块118的宽度(W)，而在其它实施方式中可以不延伸(例如，小于)焊料凸块118的宽度(W)。预期翼部124A、124B的延伸部可以根据诸如器件100的结构要求、器件100的功率要求等器件100的不同特性而变化。虽然图I示出了采用再分布层(“RDL”)配置的器件100，但是预期这里所示出和所描述的器件100也可以采用焊盘上凸块(“Β0Ρ”)配置。BOP配置可以采用设置在凸块界面120 (例如，UBM焊盘)下的导电层116。
合起来看，焊料凸块118和关联的凸块界面120 (例如，UBM122)包括凸块组件126，其配置为提供一个或多个集成电路106至印刷电路板(未示出)的机械和/或电互连。器件100还包括设置在底部晶片102和顶部晶片104之间的构图的粘结材料128。构图的粘结材料128配置为接合底部晶片102和顶部晶片104。可以以各种方式配置构图的粘结材料128。例如，构图的粘结材料128可以是诸如苯并环丁烯(BCB)等粘结介电材料。构图的粘结材料128配置为对其构图(例如，不连续的)以使得当出于接合目的而垂直按压材料128时(例如，使顶部晶片104接触到材料128)实现横向扩展。例如，构图的粘结材料128至少部分地涂覆在底部晶片102的第一表面108上，然后对其进行构图以使得材料128在接合工序期间横向回流。而且，粘结材料128有助于在表面108上的材料128的回流期间使顶表面108平坦化(例如，当底部晶片102未平坦化时)。器件100还包括延伸贯穿顶部晶片104和构图的粘结材料128直至底部晶片102上的至少一个导电层116的过孔130(例如，穿衬底通孔(TSV))。如图I中所示，过孔130包括导电材料132，其在晶片102的第一导电层116与晶片104的第二导电层116之间提供电互连。在一个或多个实施方式中，导电材料132可以包括诸如铜等金属材料。例如，过孔130可以在形成在底部晶片102中的第一集成电路与形成在顶部晶片104中的第二集成电路之间提供电互连。过孔130还包括绝缘衬垫(liner) 134，以使得设置在过孔130中的导电材料132与顶部晶片104电隔离。如图I中所示，绝缘衬垫134设置在过孔130中，使得衬垫134延伸穿过过孔130至少基本上顶部晶片104的厚度(Tl)(例如，顶表面112至底表面114)以及至少基本上构图的粘结材料128至配置在表面108上的导电焊盘116的厚度(T2)。可以以各种方式配置绝缘衬垫134。例如，绝缘衬垫134可以是诸如氧化物材料、氮化物材料等绝缘材料。通过在过孔130中沉积绝缘材料并随后蚀刻该绝缘材料以形成沿过孔的侧壁的衬垫134，来形成绝缘衬垫134。在一个或多个实施方式中，可以通过等离子体增强型化学气相沉积(PECVD)技术沉积绝缘材料，随后向下各向异性蚀刻绝缘材料直至接触焊盘116，以形成衬垫134。在一个或多个实施方式中，绝缘材料可以是二氧化硅(Si02)材料等。虽然图I中示出了两⑵个晶片(例如，晶片102、104)，但是预期器件100可以采用三个或更多个堆叠并接合在一起的晶片。例如，可以在晶片104上设置第三晶片，并在其中形成一个或多个过孔。在实施方式中，第三晶片可以包括延伸至配置在底部晶片102上的第一导电层116的第一穿衬底通孔。在该实施方式中，晶片104可以包括延伸至配置在底部晶片104上的第二导电层116的第二穿硅通孔。在另一实施方式中，第三晶片包括延伸至配置在晶片104上的第一导电层116的第一穿硅通孔，以及延伸至配置在底部晶片102上的第二导电层116的第二穿硅通孔。预期可以根据器件100的特性(例如，设计要求、结构要求等)而采用许多穿硅通孔配置。根据本公开内容，器件100包括至少两个通过构图的粘结材料128接合在一起的晶片(例如，图I中所示的晶片102、104)。在将顶部晶片104设置在底部晶片102上并与材料128接触之前，可以对构图的粘结材料128进行选择性构图。选择性构图可以使得材料128在接合工序期间横向回流。一旦接合工序完成(例如，在构图的粘结材料128固化后等)，形成延伸贯穿顶部晶片104和材料128直至配置在底部晶片102的顶表面108上的导电层116的过孔130。底部晶片102的导电层116配置为提供与一个或多个形成在晶片102中的集成电路的电互连。过孔130包括导电材料132，导电材料132还在底部晶片102的导电层116与顶部晶片104的导电层116之间提供互连，使得底部晶片102的集成电路 电连接至形成在顶部晶片104中的集成电路。一旦制造完成，可以采用适当的晶片级封装工艺来分割并封装单个半导体器件100。在一个或多个实施方式中，分割的半导体器件可以包括晶片芯片尺寸封装器件。示例制诰工艺图2示出了采用晶片级封装技术制造诸如图I中所示的器件100等三维半导体器件的示例工艺200。图3至图7示出了可以用于制造图I中所示的半导体器件300 (诸如器件100等)的示例晶片的截面。诸如图3中所示的晶片302等顶部晶片包括第一表面304和第二表面306。晶片302包括一个或多个形成在第二表面306附近的集成电路(未不出)。该集成电路连接至一个或多个配置为提供电接触部的接触焊盘334(例如，金属焊盘等)，通过所述电接触部将集成电路互连至与器件300关联的其它部件(例如，其它集成电路、印刷电路板等)。晶片302还可以包括一个或多个互连层308，由诸如二氧化硅(SiO2)、铝、铜、钨等各种导电和绝缘材料形成，并且形成在接触焊盘334和第二表面306之间。钝化层309覆盖一个或多个互连层308和焊盘层334，以给集成电路提供保护和绝缘。钝化层309可以是平坦化的或者是不平坦的，并且钝化层309将会具有构图贯穿层309的孔口，以给接触焊盘334提供通路。如图2中所示，顶部晶片接合至载体晶片(方框202)。例如，如图3中所示，顶部晶片302通过临时粘结材料312接合至载体晶片310。在一个或多个实施方式中，临时粘结材料312可以是可溶性接合剂或蜡。载体晶片(例如载体晶片310)配置为在一个或多个背部研磨工艺中给顶部晶片(例如，顶部晶片302)提供结构支撑。一旦载体晶片接合至顶部晶片，就对顶部晶片的背面(例如，包括第一表面的一面)应用背部研磨工艺，以实现半导体器件的堆叠和高密度封装(方框204)。如图4中所示，器件300包括具有第一表面316和第二表面318的底部晶片314。第一表面316包括形成在其中的一个或多个集成电路。集成电路连接至一个或多个接触焊盘，以在集成电路和其它与器件300关联的部件(例如，其它集成电路、印刷电路板等)之间提供电互连。钝化层320 (例如SiO2)至少部分地覆盖第一表面316，以在后续制造步骤中给集成电路提供保护。如图2中所示，底部晶片的第一表面涂覆有构图的粘结材料(方框206)。该构图的粘结材料可以配置为诸如苯并环丁烯(BCB)等粘结电介质。一旦将构图的粘结材料施加到底部晶片，就对该构图的粘结材料进行构图(方框208)，以使得当按压顶部晶片(例如，晶片302)的第一表面(例如，表面304)使其接触到构图的粘结材料时，构图的粘结材料横向扩展(如图4中所示的构图的粘结材料322)。构图的粘结材料322有助于在回流工艺期间平坦化钝化层320。然后，将顶部晶片和底部晶片接合在一起(方框210)。预期一旦顶部晶片和底部晶片接合在一起，就可以利用固化工艺来进一步硬化构图的粘结材料。进一步预期在方框210的接合步骤之前可以对顶部晶片和底部晶片进行平坦化或者可以不对其进行平坦化。 预期可以采用各种对准工序来对准晶片302、310、314。在实施方式中，可以利用对准标记技术来对准每个晶片。例如，顶部晶片302和载体晶片310可以分别包括一个或多个对准标记324A、324B，以在接合过程中准确地对准载体晶片310和顶部晶片302。而且，底部晶片314可以包括一个或多个对准标记324C，以使载体晶片310与底部晶片314对准，使得顶部晶片302与底部晶片314对准。在另一实施方式中，可以利用可见光/红外光对准技术来对准每个晶片。例如，设置在晶片上方的顶部可见光源(未示出)提供可见光以准确地对准底部晶片314。然后，设置在晶片上方的顶部红外光探测器(未示出)结合设置在晶片下方的底部红外光源，以实现载体晶片310和顶部晶片302的定位。红外光学器件配置为提供红外光，使得操作者利用适当放大率和可视化装置，能够透视载体晶片310和背部研磨过的顶部晶片302，以实现晶片302、310与已经准确对准的底部晶片314的准确对准。然后，通过充分加热临时粘结材料(例如，临时粘结材料312)以实现载体晶片(如载体晶片310)(参见图5)的去除，来从顶部晶片去除载体晶片(方框212)。然后，形成贯穿顶部晶片和构图的粘结材料的过孔(方框214)，向下直至设置在底部晶片的第一表面上的导电层。通过蚀刻贯穿顶部晶片和粘结材料的孔口来形成该过孔。如图6中所示，通过一种或多种光刻和蚀刻技术，形成贯穿顶部晶片302和构图的粘结材料322的过孔326。例如，一旦对晶片302进行构图，就执行蚀刻以去除各个绝缘层(例如，钝化层309)、顶部晶片302硅、粘结材料322等。该蚀刻步骤配置为形成过孔326并止于底部晶片314的导电层(例如，导电焊盘)328。预期可以根据器件300、过孔326等的要求而使用不同的蚀刻技术(例如，干法蚀刻、湿法蚀刻等)。在过孔中形成绝缘衬垫(方框216)，以使得顶部晶片与过孔电隔离。在实施方式中，首先通过等离子体增强型化学气相沉积(PECVD)技术沉积绝缘材料，然后向下各项异性蚀刻该绝缘材料直至导电层328，以形成如图6中所示的绝缘衬垫330。而且，如图6中所示，在顶部晶片302的第二表面306上沉积扩散阻挡金属332 (例如，钛等)和晶种金属332。可以对阻挡金属332和晶种金属332进行构图(例如，通过光刻)，以在后续的制造阶段在顶部晶片302与底部晶片314之间进一步提供电互连(例如，在底部晶片314的导电层328与形成在顶部晶片302的第二表面306上的导电层334之间)。然后在过孔中沉积导电材料(方框218)，以在底部晶片与顶部晶片之间提供电互连。例如，如图7中所示，导电材料336 (例如，铜等)沉积在过孔330中，以在底部晶片318的导电层328与顶部晶片302的导电层334之间形成电互连。在一个或多个实施方式中，通过电镀来选择性地镀上(plate-up)导电材料336,以形成电互连。而且,在一个或多个实施方式中，沉积在该过孔中的导电材料336也可以用作用于诸如图I中所示的再分布结构124等再分布结构的导电材料。因此，在过孔中沉积导电材料也可以导致再分布结构的形成。预期可以使用更多的半导体制造技术来完成器件300的制造工艺。例如，可以加入进一步的光刻胶剥离、晶种金属和阻挡金属332的蚀刻以电隔离镀上的导线、以及钝化层的沉积。例如，可以去除未镀区域内的晶种金属和阻挡金属以形成电互连。一旦晶片制造工艺完成，就可以采用适当的晶片级封装工艺来分割并封装单个半导体器件(方框220 )。在一个或多个实施方式中，分割的半导体器件可以包括晶片芯片尺寸封装器件。总结虽然以针对结构特征和/或工艺操作的语言描述了该主题，但是应当理解，所附权利要求中所定义的主题无需限制于以上所描述的具体特征或动作。相反，以上所描述的具体特征和动作仅作为实施权利要求的示例形式而公开。
权利要求
1.一种半导体器件,包括 顶部衬底，具有第一表面和第二表面，所述顶部晶片包括设置在所述第二表面上的导电层； 底部衬底，具有第一表面、设置在所述第一表面附近的集成电路和设置在所述第一表面中的导电焊盘，所述集成电路电耦合至所述导电焊盘； 构图的粘结材料，设置在所述顶部衬底的所述第一表面与所述底部衬底的所述第一表面之间，所述构图的粘结材料配置为将所述底部衬底接合至所述顶部衬底；以及 过孔，贯穿所述顶部衬底和所述构图的粘结材料而形成，所述过孔包括配置为将所述底部晶片的所述导电焊盘电耦合至所述顶部晶片的所述导电层的导电材料。
2.根据权利要求I所述的半导体器件，其中，所述构图的粘结材料包括构图的电介质。
3.根据权利要求2所述的半导体器件，其中，所述构图电介质包括苯并环丁烯(BCB)。
4.根据权利要求I所述的半导体器件，其中，所述过孔还包括绝缘衬垫，所述绝缘衬垫配置为使所述顶部晶片和所述构图的粘结材料与设置在所述过孔中的所述导电材料电隔离。
5.根据权利要求4所述的半导体器件，其中，所述绝缘衬垫延伸至少基本上贯穿所述顶部晶片的厚度以及至少基本上贯穿所述构图的粘结材料的厚度。
6.根据权利要求5所述的半导体器件，其中，所述绝缘衬垫包括二氧化硅。
7.根据权利要求6所述的半导体器件，其中，所述导电材料包括形成在所述绝缘衬垫上的铜晶种层。
8.根据权利要求I所述的半导体器件，其中，所述导电材料包括铜。
9.根据权利要求I所述的半导体器件，其中，所述导电材料从所述过孔延伸，以形成所述顶部衬底的所述第二表面附近的再分布结构。
10.根据权利要求I所述的半导体器件，还包括电耦合至所述导电层的焊料凸块组件。
11.一种工艺，包括 获取顶部晶片和底部晶片，第一和底部晶片均具有第一表面和第二表面，其中所述顶部晶片的所述第一表面包括导电焊盘，并且所述底部晶片的所述第二表面包括至少一个导电层； 用粘结材料涂覆所述底部晶片的所述第一表面； 对所述粘结材料进行构图； 利用所述构图的粘结材料将所述顶部晶片的所述第一表面接合至所述底部晶片的所述第一表面，将所述构图的粘结材料构图为使得在按压所述顶部晶片的所述第一表面使其接触到所述构图的粘结材料时所述粘结材料能够横向扩展；以及 形成贯穿所述顶部晶片和所述构图的粘结材料直至所述导电焊盘的过孔。
12.根据权利要求11所述的工艺，其中，所述过孔的形成包括蚀刻贯穿所述顶部晶片和所述粘结材料的孔口，并且在所述孔口中沉积导电材料，所述导电材料配置为在所述导电焊盘与所述导电层之间提供电连接。
13.根据权利要求12所述的工艺，其中，所述导电材料的沉积还包括至少部分地在所述顶部晶片的所述第二表面上沉积所述导电材料，以形成再分布结构。
14.根据权利要求12所述的工艺，其中，所述导电材料包括铜。
15.根据权利要求12所述的工艺，其中，所述过孔的形成还包括沿所述孔口的侧壁形成绝缘衬垫，以使所述导电材料与所述顶部晶片电隔离。
16.根据权利要求15所述的工艺，其中，所述绝缘衬垫的形成还包括通过等离子体增强型化学气相沉积来沉积绝缘材料，并使用各项异性蚀刻来蚀刻所述绝缘材料以形成所述绝缘衬垫。
17.根据权利要求16所述的工艺，其中，所述绝缘材料包括二氧化硅。
18.根据权利要求11所述的工艺，其中，所述构图的粘结材料包括构图的苯并环丁烯(BCB)。
19.一种工艺，包括 通过临时粘结材料将具有第一表面和第二表面的载体晶片接合至具有第一表面和第二表面的顶部晶片，来给所述顶部晶片提供结构支撑，所述顶部晶片的所述第二表面和所述载体晶片的所述第二表面与所述临时粘结材料接触； 用粘结材料涂覆底部晶片的第一表面，所述第一表面包括至少一个导电焊盘； 对所述粘结材料进行构图； 利用所述构图的粘结材料将所述顶部晶片的所述第一表面接合至所述底部晶片的所述第一表面，将所述构图的粘结材料构图为使得在按压所述顶部晶片的所述第一表面使其接触到所述构图的粘结材料时所述粘结材料能够横向扩展； 从所述顶部晶片去除所述载体晶片； 形成贯穿所述顶部晶片和所述构图的粘结材料直至所述至少一个导电焊盘的过孔；以及 分割所述接合的第一和底部晶片。
20.根据权利要求19所述的工艺，还包括当所述顶部晶片由所述载体晶片支撑时，对所述顶部晶片的所述第一表面进行背部研磨以减小所述晶片的厚度。
21.根据权利要求20所述的工艺，其中，所述过孔的形成包括蚀刻贯穿所述顶部晶片和所述粘结材料的孔口，并且在所述孔口中沉积导电材料，所述导电材料配置为在所述导电焊盘与所述导电层之间提供电连接。
22.根据权利要求21所述的工艺，其中，所述导电材料的沉积还包括至少部分地在所述顶部晶片的所述第二表面上沉积所述导电材料，以形成再分布结构。
23.根据权利要求19所述的工艺，还包括对准所述底部晶片上的所述顶部晶片。
全文摘要
本发明涉及一种具有在其中形成的穿衬底通孔的半导体器件。在一个或多个实施方式中，所述半导体器件包括利用构图的粘结材料接合在一起的顶部晶片和底部晶片。所述顶部晶片和所述底部晶片包括在其中形成的一个或多个集成电路。所述集成电路连接至配置在所述顶部和所述底部晶片的表面上的一个或多个导电层。形成贯穿所述顶部晶片和所述构图的粘结材料的过孔，使得可以在形成在所述顶部晶片中的所述集成电路与形成在所述底部晶片中的所述集成电路之间形成电互连。所述过孔包括在所述顶部与所述底部晶片之间提供电互连的导电材料。
文档编号H01L23/48GK102956588SQ201210327420
公开日2013年3月6日 申请日期2012年8月9日 优先权日2011年8月9日
发明者A·V·萨莫伊洛夫, T·帕伦特, X·郢 申请人:马克西姆综合产品公司