封装测试方法
【专利摘要】本发明公开了一种封装测试方法，其包括下列步骤。提供半导体封装单元，其包括封装胶体、导线架及多个切割道。切割道于半导体封装单元上定义出多个半导体封装元件。各半导体封装元件具有多个外部连接端子。沿着切割道切断导线架，以电性绝缘各半导体封装元件。将半导体封装单元载置于承载晶圆上。使探针卡靠近载置于承载晶圆上的半导体封装单元，使探针卡所具备的多个探针端子分别与外部连接端子接触，以对各半导体封装元件进行测试。标记测试结果为异常的半导体封装元件。单体化半导体封装元件并移除被标记为异常的半导体封装元件。
【专利说明】封装测试方法
【技术领域】
[0001]本发明是有关于一种测试方法，且特别是有关于一种半导体元件的封装测试方法。
【背景技术】
[0002]为了在半导体封装元件制造过程中，随时获得工艺优劣的信息，因此会于半导体封装元件上特别设计多个测试键(test key)，而这些测试键再经由测试端子接出并接受各种检测，以监控各阶段工艺的优劣。
[0003]半导体元件在覆盖封装胶体后且在未电镀前，其导线架上的各晶片其电性上是短路的，故若欲以尚未单体化(Singulation)的半导体封装单元来测试，必须先完成其各晶片间的电性隔离(electrical isolation)。
[0004]半导体封装单元的测试方式相较于单体化后的晶片的测试方式有成本上的优势，但目前必须使用专用的测试系统。现有的测试系统多适用于有引脚的封装结构，例如:小尺寸封装(Small Outline Package)及四方引脚扁平封装(Quad Flat Package, QFP)等,但针对无引脚封装结构，例如:无引脚小尺寸封装(Small Outline No-Lead, SON)及四方无引脚扁平封装(Quad FlatNo-lead, QFN)等，在其晶片电性隔离的工艺上却有困难。此外，传统的封装测试中，其测试系统需针对不同封装结构尺寸而准备对应的拾取设备及承载治具，其需要额外的工艺或购置昂贵设备及治具，这对生产成本和时间皆是一种浪费。
【发明内容】
[0005]为解决现有技术中的上述问题，本发明提供了一种封装测试方法，其可节省生产成本以及工艺时间。
[0006]本发明提出一种封装测试方法，适于对一半导体封装单元进行测试。封装测试方法包括下列步骤。提供半导体封装单元，其包括封装胶体、导线架及多个切割道。切割道于半导体封装单元上定义出多个半导体封装元件。各半导体封装元件具有多个外部连接端子。切断位于切割道上的导线架，以使半导体封装元件彼此电性绝缘。将半导体封装单元载置于承载晶圆上。承载晶圆将半导体封装单元传送至一测试机台。测试机台具有一探针卡。使探针卡靠近载置于承载晶圆上的半导体封装单元，使探针卡所具备的多个探针端子分别与外部连接端子接触，以对各半导体封装元件进行测试。标记测试结果为异常的半导体封装元件。单体化半导体封装元件并移除被标记为异常的半导体封装元件。
[0007]基于上述，本发明利用先沿着切割道切断导线架，以使半导体封装单元的各半导体封装元件间彼此电性绝缘，但并未完全单体化各半导体封装元件，以此可将整个半导体封装单元载置于承载晶圆上，并利用测试晶圆的探针卡对半导体封装单元进行测试，以得知测试结果显示为异常的半导体封装元件的位址，并将之移除。因此，本实施例不仅简化了封装测试的流程，降低封装测试的成本，更可利用测试晶圆的测试机台来测试其他无引脚小尺寸封装及小尺寸封装等封装结构，因而提高了其测试机台的使用弹性。[0008]为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式作详细说明如下。
【专利附图】
【附图说明】
[0009]图1是依照本发明的一实施例的一种封装测试方法的流程示意图。
[0010]图2是依照本发明的一实施例的一种半导体封装单元局部示意图。
[0011]图3是依照本发明的一实施例的一种半导体封装单元的剖面示意图。
[0012]图4是依照本发明的一实施例的一种半导体封装单元于电性绝缘后的剖面示意图。
[0013]图5是依照本发明的一实施例的一种半导体封装单元设置于承载晶圆上的俯视示意图。
[0014]图6是依照本发明的一实施例的一种半导体封装单元进行电性测试的剖面示意图。
[0015]图7是依照本发明的一实施例的一种半导体封装单元于单体化后的剖面示意图。
[0016]图8是依照本发明的另一实施例的一种半导体封装单元局部示意图。
[0017]图9是依照本发明的另一实施例的一种半导体封装单元的剖面示意图。
[0018]图10是依照本发明的另一实施例的一种半导体封装单元于电性绝缘后的剖面示意图。
[0019]图11是依照本发明的另一实施例的一种半导体封装单元进行电性测试的剖面示意图。
[0020]其中，附图标记说明如下:
[0021]100、IOOa:半导体封装单元
[0022]110:封装胶体
[0023]120:导线架
[0024]122、122a:外部连接端子
[0025]124:连接杆
[0026]130:切割道
[0027]140、140a:半导体封装元件
[0028]150:定位孔
[0029]200、200a:承载晶圆
[0030]210:定位柱
[0031]300:探针卡
[0032]310:探针端子
[0033]320:抵压柱
【具体实施方式】
[0034]图1是依照本发明的一实施例的一种封装测试方法的流程示意图。图2是依照本发明的一实施例的一种半导体封装单元局部示意图。图3是依照本发明的一实施例的一种半导体封装单元的剖面示意图。请同时参照图1、图2及图3，本实施例的封装测试方法适于对一半导体封装单元100进行良率测试，其封装测试方法包括下列步骤:首先，执行步骤SI 10，提供如图2及图3所示的一半导体封装单元100，其包括封装胶体110、导线架120及多个切割道130。切割道130于半导体封装单元100上定义出多个半导体封装元件140。各半导体封装元件140具有多个外部连接端子122，外部连接端子122位于导线架120上。在本实施例中，半导体封装元件140为无引脚小尺寸封装(Small Outline No-Lead package,SON package)，其外部连接端子122为用以作电性测试的接垫。
[0035]图4是依照本发明的一实施例的一种半导体封装单元于电性绝缘后的剖面示意图。图5是依照本发明的一实施例的一种半导体封装单元设置于承载晶圆上的俯视示意图。接着，执行步骤S120，如图4所示，沿着切割道130切断导线架120，以使半导体封装元件140彼此之间电性绝缘。沿着切割道130切断导线架120后的半导体封装元件140以位于切割道130上的封装胶体110彼此连接。接着，执行步骤S130，如图5所示，将半导体封装单兀100载置于一承载晶圆200上。在本实施例中，承载晶圆200仅承载一个半导体封装单元100，但在本发明的其他实施例中，承载晶圆200也可一次承载多个半导体封装单元100。承载晶圆200可以承载的半导体封装单元100的数量依承载晶圆200及半导体封装单元100的实际尺寸而定，本发明并不以此为限。
[0036]在本实施例中，半导体封装单元100具有至少一定位孔150，而承载晶圆200具有与定位孔150对应的至少一定位柱210。当半导体封装单元100载置于承载晶圆200上时，定位柱210进入对应的定位孔150，以将半导体封装单元100定位于承载晶圆200上。在本实施例中，定位孔150及定位柱210更分别具有对应的防呆结构，意即，定位孔150与定位孔150的嵌合具有方向性，用以固定半导体封装单元100载置于承载晶圆200上的一载置方向，防止人工装载方向错误。举例而言，定位孔150可为D型贯孔,定位柱210可为与其对应的D型柱。或者，承载晶圆200可具有多个定位柱210，其排列方式具有方向性，以与半导体封装单元100对应的定位孔150做有方向性地嵌合，以固定半导体封装单元100载置于承载晶圆200上的载置方向。以上实施例仅为举例说明，本发明并不限制定位孔150与定位柱210的防呆结构的设计方式。
[0037]图6是依照本发明的一实施例的一种半导体封装单元进行电性测试的剖面示意图。接着，执行步骤S140，以承载晶圆200将半导体封装单元100传送至一测试机台。如图6所示，测试机台具有一探针卡300，其中，探针卡300具有多个探针端子310。在本实施例中，测试机台为一晶圆测试机台。进行测试时，探针卡300往靠近半导体封装单元100的方向移动，使探针卡300逼近载置于承载晶圆200上的半导体封装单元100，并且，如图6所示，使探针卡300的探针端子310分别与外部连接端子122接触，以对各半导体封装元件140进行测试(步骤S160)。
[0038]此外，由于封装胶体110与导线架120的热膨胀系数差异(thermalexpansioncoefficient mismatch)很大，因此,在对半导体封装单元100进行不同的高温工艺时,常会因为操作温度升高而使半导体封装单元100产生翘曲，进而导致探针卡300与其外部连接端子122接触不良。有鉴于此，在本实施例中，探针卡300更可具有多个抵压柱320，其分别位于半导体封装元件140的中心处，使探针端子310与外部连接端子122接触时，抵压柱320可抵压各半导体封装元件140的中心，减少其翘曲的程度，以避免上述探针卡300与其外部连接端子122可能会接触不良的情形。[0039]图7是依照本发明的一实施例的一种半导体封装单元于单体化后的剖面示意图。执行步骤S160，标记测试结果为异常的半导体封装元件140。接着，如图7所示，执行步骤S170,单体化半导体封装元件140，并执行步骤S180，移除被标记为异常的半导体封装元件140。由于半导体封装元件140为无引脚小尺寸封装(SON package)，其电性绝缘后的半导体封装元件140以位于切割道130上的封装胶体110彼此连接。因此，在本实施例中，单体化半导体封装元件140的方法为切断位于切割道130上的封装胶体110，以分离各半导体封装元件140。
[0040]由于本实施例使用承载晶圆200以及其探针卡300对半导体封装单元100进行测试，因此，在进行测式后，测试机台将半导体封装元件140分为一正常群组以及一异常群组，并读取各半导体封装元件140于承载晶圆200上的座标位址，以将其绘制成一晶圆图。接着，依照晶圆图上属于异常群组的半导体封装元件140的座标位址，标记晶圆图上属于异常群组的半导体封装元件140。在本发明的另一实施例中，也可在绘制晶圆图后，将晶圆图传送至另一机台，以移除属于异常群组的半导体封装元件140。
[0041]承上述，标记其测试结果为异常的半导体封装元件140的方法例如为油墨注记。在本实施例中，油墨注记所使用的油墨为一般油墨。然而，在本发明的其他实施例中，也可以一硬化型油墨来标记属于异常群组的半导体封装元件140，其中，硬化型油墨例如为热固型油墨(thermal curing ink)或紫外线硬化型油墨(UV curing ink)等。惟使用此种油墨需增加将标记后的半导体封装元件140送进烤箱烘烤的工艺，以使硬化型油墨硬化而定着于半导体封装兀件140上。
[0042]如上述的封装测试方法，本实施例仅先切断位于切割道130上的导线架120，以使半导体封装单元100的各半导体封装元件140间彼此电性绝缘，但并未完全单体化各半导体封装元件140，因此可将整个半导体封装单元100载置于承载晶圆200上，并利用测试晶圆的探针卡300对半导体封装单元100进行测试。如此，省去了现有于单体化半导体封装元件140后，需以特殊拾取设备分别拾取各半导体封装元件140至托盘上再进行测试的繁复工艺，更可省去现有需针对各种半导体封装元件140购置符合其尺寸的拾取设备及托盘的成本。因此，本实施例不仅可简化封装测试的流程，降低封装测试的成本，更可利用测试晶圆的探针卡来测试无引脚小尺寸封装结构，因而提高了测试机台的使用弹性。
[0043]图8至图11是依照本发明的另一实施例的封装测试方法的示意图。本实施例沿用前述实施例的元件标号与部分内容，其中采用相同的标号来表示相同或近似的元件，并且省略了相同技术内容的说明。关于省略部分的说明可参照前述实施例，本实施例不再重复赘述。
[0044]图8是依照本发明的另一实施例的一种半导体封装单元局部示意图。图9是依照本发明的另一实施例的一种半导体封装单元的剖面示意图。图10是依照本发明的另一实施例的一种半导体封装单元于电性绝缘后的剖面示意图。请先同时参考图8及图9，本实施例的封装测试方法可以采用与前述实施例的封装测试方法的流程大致相同的制作方式，惟在本实施例中，各半导体封装元件140a为一小尺寸封装(Small Outline Package, SOP),故各外部连接端子122a为一引脚，并如图9所示的于切割道130的方向上连接半导体封装元件140a。如图8所示，半导体封装单元IOOa的导线架还具有多个连接杆124，以于平行切割道130的方向上连接半导体封装元件140a。[0045]因此，本实施例的半导体封装单元IOOa在进行电性绝缘时，如图10所示，系切断位于切割道130上的引脚122a，以使半导体封装元件140彼此之间电性绝缘。电性绝缘后的半导体封装元件140a则分别以连接杆124于平行于切割道130的方向上彼此连接。因此，本实施例的单体化半导体封装元件140a的步骤为沿着垂直于切割道130的方向切断连接杆124，如此即可单体化半导体封装元件140a。
[0046]图11是依照本发明的另一实施例的一种半导体封装单元进行电性测试的剖面示意图。请再参照图11，承上述，由于本实施例的外部连接端子122a为引脚，且其下方并无任何支撑，因此，本实施例中用以承载半导体封装单元IOOa的承载晶圆200a还具有多个支撑部210a，分别用以支撑位于切割道130上的引脚122a，以于探针端子310与引脚122a接触时对引脚122a提供支撑。
[0047]综上所述，本发明利用先切断位于切割道上的导线架，以使半导体封装单元的各半导体封装元件间彼此电性绝缘，但并未完全单体化各半导体封装元件，因此可将整个半导体封装单元载置于承载晶圆上，并利用测试晶圆的探针卡对半导体封装单元进行测试。最后，再依测试结果绘制一晶圆图，以进一步标记测试结果显示为异常的半导体封装元件的位址，并将之移除。
[0048]如此，本发明省去了现有于单体化半导体封装元件后需以特殊拾取设备分别拾取各半导体封装元件至托盘上再进行测试的繁复工艺，更可省去现有需针对各种半导体封装元件购置符合其尺寸的拾取设备及托盘的成本。因此，本实施例不仅可简化封装测试的流程，降低封装测试的成本，更可利用测试晶圆的测试机台来测试其他无引脚小尺寸封装及小尺寸封装等封装结构，因而提高了其测试机台的使用弹性。
[0049]虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何所属【技术领域】中具有通常知识者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视后附的申请专利范围所界定者为准。
【权利要求】
1.一种封装测试方法，适于对一半导体封装单元进行测试，包括: 提供该半导体封装单元，该半导体封装单元包括一封装胶体、一导线架及多个切割道，所述多个切割道于半导体封装单元上定义出多个半导体封装元件，各半导体封装元件具有多个外部连接端子，位于该导线架上； 沿着所述多个切割道切断该导线架，以使所述多个半导体封装元件彼此电性绝缘； 将该半导体封装单元载置于一承载晶圆上； 以该承载晶圆将该半导体封装单元传送至一测试机台，该测试机台具有一探针卡；使探针卡靠近载置于该承载晶圆上的该半导体封装单元，使该探针卡所具备的多个探针端子分别与该外部连接端子相接触，以对各该半导体封装元件进行测试； 标记测试结果为异常的所述多个半导体封装元件； 单体化所述多个半导体封装元件；以及 移除被标记为异常的所述多个半导体封装元件。
2.如权利要求1所述的封装测试方法，其中各该半导体封装元件为一小尺寸无引脚封装元件。
3.如权利要求2所述的封装测试方法，其中各该外部连接端子为一接垫。
4.如权利要求2所述的封装测试方法，其中沿着所述多个切割道切断该导线架后，所述多个半导体封装元件以位于该切割道上的该封装胶体彼此连接。
5.如权利要求4所述的封装测试方法，其中该单体化所述多个半导体封装元件的步骤包括: 切断位于所述多个切割道上的该封装胶体，以单体化所述多个半导体封装元件。`
6.如权利要求1所述的封装测试方法，其中各该半导体封装元件为一小尺寸封装元件。
7.如权利要求6所述的封装测试方法，其中各该外部连接端子为一引脚。
8.如权利要求7所述的封装测试方法，其中沿着所述多个切割道切断该导线架的步骤包括: 沿着所述多个切割道切断该导线架的所述多个引脚，以电性绝缘各该半导体封装元件。
9.如权利要求6所述的封装测试方法，其中该半导体封装单元的该导线架还具有多个连接杆，以于平行该切割道的方向上连接所述多个半导体封装元件，且电性绝缘后的所述多个半导体封装元件分别以所述多个连接杆彼此连接。
10.如权利要求9所述的封装测试方法，其中该单体化所述多个半导体封装元件的步骤包括: 沿垂直于该切割道的方向切断所述多个连接杆，以单体化所述多个半导体封装元件。
11.如权利要求7所述的封装测试方法，其中该承载晶圆具有多个支撑部，分别支撑位于所述多个切割道上的所述多个引脚，以于所述多个探针端子分别与所述多个引脚接触时提供支撑。
12.如权利要求1所述的封装测试方法，其中该探针卡还具有多个抵压柱，当所述多个探针端子分别与该外部连接端子接触时，所述多个抵压柱分别抵压各该半导体封装元件的中心。
13.如权利要求1所述的封装测试方法，还包括: 对各该半导体封装元件进行测试后，绘制一晶圆图，以将所述多个半导体封装元件分为一正常群组以及一异常群组；以及 标记该晶圆图上属于该异常群组的所述多个半导体封装元件。
14.如权利要求1所述的封装测试方法，还包括: 对各该半导体封装元件进行测试后，绘制一晶圆图，以将所述多个半导体封装元件分为一正常群组以及一异常群组；以及 将该晶圆图传送至一机台，以移除属于该异常群组的所述多个半导体封装元件。
15.如权利 要求1所述的封装测试方法，其中标记测试结果为异常的所述多个半导体封装元件的方法包括一般油墨注记。
【文档编号】H01L21/50GK103730376SQ201210389784
【公开日】2014年4月16日 申请日期:2012年10月15日 优先权日:2012年10月15日
【发明者】傅廷明 申请人:华邦电子股份有限公司