具有新式边缘鳍状件的finfet结构的制作方法

专利名称：具有新式边缘鳍状件的finfet结构的制作方法
技术领域：
本发明整体涉及半导体晶体管设计，并且更特别地，涉及鳍式场效应晶体管(FinFET)。
背景技术：
在集成电路(IC)的数字和模拟区中形成晶体管。晶体管通常通过向有源区提供衬底中的掺杂源极/漏极区、衬底之上的栅极绝缘层以及栅极绝缘层之上的栅电极来形成。接触件使源极/漏极区和栅电极与具有在多个金属间介电(MD)层中形成的多个水平导电图案层和垂直通孔层的导电互连结构连接。当IC尺寸收缩时，晶体管设计变为具有多个栅极的三维设计，特别是鳍式场效应晶体管(FinFET)。FinFET器件通常包括具有高纵横比的多个半导体鳍状件，其中，形成用于晶体管的沟道和源极/漏极区。在半导体鳍状件的一部分的侧部之上并且沿着其形成栅极。因为FinFET是三维的，所以有效宽度大于相应平面晶体管。除了有源区的宽度之夕卜，有效FinFET宽度还包括鳍状件的突出部分(即，鳍状件的高度)的两倍。换句话说，鳍状件的突出部分增加FinFET的有效宽度。鳍状件的使用增加用于相同表面区域的沟道和源极/漏极区的表面区域。FinFET中增加的表面区域产生了更快、更可靠并且更好控制的半导体晶体管器件，其消耗功率较少。虽然FinFET器件提供改进的特征，但是仍继续寻找减小大规模生产工艺效应的设计改进。

发明内容
为了解决现有技术中所`存在的问题，根据本发明的一个方面，提供了一种半导体器件，包括:半导体衬底，包括多个有源区，所述多个有源区中的每一个均包括:多个等间隔鳍状件，包括一个或多个规则鳍状件和至少一个边缘鳍状件；栅极结构，在所述一个或多个规则鳍状件之上；以及漏极区和源极区，所述漏极区和所述源极区电连接至所述一个或多个规则鳍状件并且与所述至少一个边缘鳍状件隔开，其中，所述一个或多个规则鳍状件、所述栅极结构、所述漏极区以及所述源极区形成鳍式场效应晶体管(FinFET)。在该半导体器件中，所述栅极结构被进一步设置在所述至少一个边缘鳍状件之上。在该半导体器件中，所述栅极结构和所述至少一个边缘鳍状件形成去耦电容器。在该半导体器件中，进一步包括:互连件，将所述至少一个边缘鳍状件电连接至所述栅极结构。在该半导体器件中，进一步包括:设置在所述至少一个边缘鳍状件之上的所述栅极结构的一部分，其中，所述栅极结构的该部分使所述栅极结构的导电元件与所述至少一个边缘鳍状件直接接触。
在该半导体器件中，进一步包括:互连件，将所述至少一个边缘鳍状件电连接至电压源。在该半导体器件中，所述至少一个边缘鳍状件是一至四个鳍状件。在该半导体器件中，每个规则鳍状件的有效沟道宽度具有小于约5%的变化。根据本发明的另一方面，提供了一种基于鳍式场效应晶体管(FinFET)的半导体器件，包括:数字区和模拟区，所述模拟区包括多个有源区，其中，所述多个有源区中的每一个均包括:多个鳍状件，包括一个或多个规则鳍状件和至少一个边缘鳍状件；多个栅极结构，在所述一个或多个规则鳍状件之上；以及漏极区和源极区，所述漏极区和所述源极区电连接至所述一个或多个规则鳍状件并且与所述至少一个边缘鳍状件隔开，其中，所述至少一个边缘鳍状件和相邻的规则鳍状件之间的距离比两个相邻规则鳍状件之间的距离大一倍至五倍。在该半导体器件中，所述多个栅极结构被进一步设置在所述至少一个边缘鳍状件之上。 在该半导体器件中，所述多个栅极结构和所述至少一个边缘鳍状件形成至少一个去率禹电容器。在该半导体器件中，进一步包括:互连件，将所述至少一个边缘鳍状件电连接至所述多个栅极结构。在该半导体器件中，进一步包括:互连件，将所述至少一个边缘鳍状件电连接至电压源。在该半导体器件中，进一步包括:设置在所述至少一个边缘鳍状件之上的所述多个栅极结构的一部分，其中，所述多个栅极结构的该部分使所述栅极结构的导电元件与所述至少一个边缘鳍状件直接接触。在该半导体器件中，所述数字区包括多个数字有源区，其中，所述多个数字有源区中的每一个均包括:多个等间隔鳍状件，由规则鳍状件组成；多个栅极结构，在所述多个等间隔鳍状件之上；以及漏极区和源极区，所述漏极区和所述源极区电连接至所述多个等间隔鳍状件。在该半导体器件中，每个规则鳍状件的有效沟道宽度具有小于约3%的变化。根据本发明的又一方面，提供了一种方法，包括:提供硅衬底；在所述硅衬底上形成多个鳍状件以及所述多个鳍状件之间的氧化物层；跨过所述多个鳍状件的第一部分形成多个栅极结构；跨过所述多个鳍状件的第二部分形成源极区；跨过所述多个鳍状件的所述第二部分形成漏极区；以及跨过所述多个鳍状件的所述第二部分形成多条金属线，其中，所述鳍状件的所述第二部分小于所述多个鳍状件，并且所述鳍状件的所述第一部分至少覆盖所述鳍状件的所述第二部分。在该半导体器件中，进一步包括:形成将电压源电连接至所述多个鳍状件的第三部分的互连件，所述多个鳍状件的所述第三部分与所述源极区和所述漏极区隔开。在该半导体器件中，进一步包括:形成包括所述多个鳍状件的第三部分的去耦电容器，所述多个鳍状件的所述第三部分与所述源极区和所述漏极区隔开。在该半导体器件中，进一步包括:形成将所述多个栅极结构和所述多个鳍状件的第三部分电连接的互连件，所述多个鳍状件的所述第三部分与所述源极区和所述漏极区隔开。


图1是根据本发明的一个或多个实施例的鳍式场效应晶体管(FinFET)的立体图。图2是根据本发明的一个或多个实施例的两个场效应晶体管(FinFET)的俯视图。图3A和图3B是根据本发明的多个实施例的FinFET的俯视图和FinFET的电路示意图。图4A和图4B是根据本发明的一些实施例的FinFET的俯视图和FinFET的电路示意图。图5A和图5B是根据本发明的一些实施例的FinFET的俯视图和FinFET的电路示意图。图6是根据本发明的一些实施例的两个FinFET的俯视图。图7是根据本发明的一些实施例的两个FinFET的俯视图。图8是根据本发明的多个实施例的用于形成鳍状件电容器的另一个方法的流程图。
具体实施例方式示例性实施例的该说明旨在关于附图读取，其被认为是整个编写的说明书的一部分。在说明书中，诸如“下部”、“上部”、“水平”、“垂直”、“之上”、“之下”、“向上”、“向下”、“顶部”和“底部”以及其派生词(例如，“水平地”、“向下地”、“向上地”等)的关系术语应给被解释为是指正论述的附图中描述或示出的定向。这些关系术语便于说明并且不要求装置在特定定向上被构建或操作。除非另外指出，关于诸如“连接”和“互连”的附着、连接、耦合等的术语是指结构直接或通过插入结构间接地固定或附着到另一个结构的关系、以及可移动或刚性附着或关系。不同图中的类似术语由类似参考数字表示。当集成电路(IC)尺寸减小时，平面晶体管逐渐增加不期望的短沟道效果，尤其是“截止状态”泄漏电流，这增加了器件要求的待机耗电量(idl印ower)。在鳍式场效应晶体管(FinFET)中，沟道由多个表面上的多个栅极围绕，能够更有效地抑制“截止状态”泄漏电流。FinFET具有较高驱动电流并且比传统平面晶体管更加紧凑。FinFET使用基本为矩形的鳍状件结构。在一种方法中，首先在如图1中示出为衬底101的体硅材料上形成浅沟槽隔离(STI)部件105。STI部件105之间的沟槽的底部是暴露的体硅。然后，在沟槽 中生长硅，以通过使用例如外延工艺形成鳍状件103。一旦达到期望鳍状件高度，STI部件105就被蚀刻到鳍状件103的顶部下面的层级，以暴露鳍状件103的一部分。鳍状件103的暴露部分是顶部107并且嵌入部分是底部。鳍状件103具有宽度109。体硅材料101是硅衬底或沉积硅，诸如绝缘体上硅(SOI)，阻挡氧化物(BOX)层在SOI和下部硅衬底之间。使用该方法，STI特征105限定鳍状件103的尺寸和形状。根据当形成沟槽时使用的蚀刻参数，鳍状件103可以具有多种基本为矩形的形状，包括在鳍状件的底部的微小角，如图1中所示。在另一种方法中，衬底上的体硅通过首先图案化并且在体硅上沉积硬掩模层被蚀刻为矩形鳍状。硬掩模形成覆盖鳍状件的顶部的图案。然后，体硅被蚀刻，以在由硬掩模层覆盖的区域之间形成沟槽。沟槽通过将通常为硅氧化物的介电材料沉积到沟槽中而被形成为浅沟槽隔离(STI)部件105。介电材料通常被沉积，以完全覆盖鳍状件103，并且可选地，如果硬掩模层还未被去除，则覆盖硬掩模层。介电材料被向下平坦化至鳍状件的顶面或硬掩模，然后介电材料被蚀刻到鳍状件的顶部之下的层级，使得鳍状件的一部分突出到STI部件105之上。突出的鳍状件部分具有鳍状件高度107和宽度109。在第二方法的变化中，蚀刻体娃中的硬掩模通过使用芯轴(mandrel)的工艺形成。形成并且使用光刻胶图案，以蚀刻芯轴图案。然后，在芯轴周围沉积共形隔离结构材料。共形隔离结构通常由硬掩模材料形成，形成比芯轴更薄的隔离结构侧壁。然后，在随后蚀刻操作中去除隔离结构之间的芯轴材料，以仅留下隔离结构。然后，一些隔离结构被用作用于蚀刻下面的硅层以形成鳍状件结构103的硬掩模。使用芯轴/隔离结构方法，与第一方法或未修改的第二方法相比，可以形成靠近的较薄鳍状件。暴露的鳍状件部分具有高度尺寸(h, 107)、宽度尺寸(W，109)和长度尺寸(1，115)。FinFET的一些电特性可以相对于这些尺寸限定。例如，用于晶体管的有效沟道宽度可以使用栅极下面的鳍状件的尺寸计算。如图1中所示,有效沟道宽度是2个鳍状件,或者2x(2h+w)。注意,有效沟道宽度不包括鳍状件之间的距离。在此描述剩余FinFET形成工艺步骤，以提供本发明的语境。在鳍状件之上形成栅极结构。在鳍状件103和STI部件105之上沉积栅极介电层113和栅电极层111。栅极介电层113由高介电常数(高k)介电材料形成。典型高k材料具有大于约4.0或者甚至大于约7.0的k值，并且包括:含铝电介质，诸如，Al203、HfA10、HfA10N、或AlZrO ;含Hf材料，诸如，Hf02、HfSi0x、HfA10x、HfZrSi0x、或 HfSiON ;和 / 或其他材料，诸如，LaAlO3、或 ZrO2。栅电极层111形成在栅极介电层113上，并且可以由诸如掺杂的多晶硅、金属、或金属氮化物的导电材料形成。栅电极层111和栅极介电层113被图案化，以在鳍状件103的一个或多个中间部分之上形成栅极结构。图1中仅示出一个栅极结构，但是在一些实施例中，FinFET包括多个栅极结构。然后，不在栅极结构下面的鳍状件部分被随意地掺杂，以形成轻掺杂的漏极和源极(LDD)区。所使用的掺杂物取决于晶体管的导电类型。LDD区可以通过离子注入或通过等离子体掺杂被掺杂，其中，掺杂物被沉积到鳍状件103上并且被退火。横跨鳍状件之上和之间的栅极结构形成源极和漏极区。源极和漏极区可以通过离子注入源极/漏极区或者通过去除鳍状件的一部分并且在掺杂条件下外延再生所去除的部分以形成源极/漏极区来形成。电路设计者根据用于执行多种功能的电性能在设计中指定晶体管。将被考虑的电性能包括:导通电压(阈值电压)、击穿电压、导通状态电流、泄漏电流等。导通状态电流是可以当栅极电压等于阈值电压时可以通过晶体管驱动的电流。FinFET可以被模拟为与一个鳍状件相互共享栅极、源极和漏极的金属氧化物半导体场效应晶体管(MOSFET)的结合。当鳍状件宽度越来越小时，每个MOSFET的阈值电压和导通状态电流变得对沟道宽度越来越敏感。当使用平面晶体管设计电路时，通过仅使晶体管更宽或更窄，沟道宽度可以是任何值。然而，对于FinF ET，沟道宽度是用于单个鳍状件的尺寸的整数倍。例如，FinFET沟道宽度可以等于2个鳍状件或3个鳍状件但不是2.5个鳍状件。当导通状态电流的范围可接受时，根据电路功能和应用，阈值电压与其他器件的输入匹配。从而，控制沟道宽度以限制阈值电压的变化，尤其是集成芯片器件的模拟区域，其中，不匹配可能导致电路不正确地执行。图2示出具有两个FinFET的FinFET布局200的俯视图。每个FinFET包括6个鳍状件201和4个栅极结构203，两个FinFET之间具有伪栅极205。鳍状件201和栅极结构203周围的每个FinFET的周边是有源区207。有源区207包括至少一个鳍状件201，并且根据用于FinFET的电路要求，可以包括二十或更多个鳍状件。如上所述，在一些实施例中，鳍状件通过将不同材料用作蚀刻掩模等离子体蚀刻到硅衬底中形成。蚀刻掩模可以是沉积的硬掩模、或被去除芯轴周围的隔离结构。等离子体蚀刻处理倾向于局部化载荷效应，诸如被蚀刻的量取决于被蚀刻部件的密度和部件的纵横比。结果，有源区的边缘周围的鳍状件与有源区的中心处的鳍状件相比被蚀刻不同的程度。当鳍状件靠近时，局部化载荷效应更明显，诸如，减小IC部件尺寸。在一个实例中，有源区的边缘处的鳍状件宽度可能与有源区的中心处的鳍状件宽度相比改变差不多50%。因为鳍状件宽度直接与有效沟道宽度相关，所以改变跨过FinFET的鳍状件宽度增加了用于FinFET的模拟电行为的复杂性和难度。而且，改变鳍状件宽度可能导致FinFET阈值电压和导通电流与等效平面晶体管不同。本发明的多个实施例都关于减小有源区的边缘处的鳍状件宽度变化的有源区内的FinFET结构。根据多个实施例，有源区中的边缘鳍状件中的一个或多个不连接至FinFET的漏极区或源极区、或这两个区。从FinFET的观点看，一个或多个边缘鳍状件(多达约4个鳍状件)是伪鳍状件并且可以从FinFET的电路模拟去除。由于伪鳍状件宽度根据处理条件而改变，去除简化了电路模拟。而且，局部化载荷效应将不影响FinFET的阈值电压并且改进模拟匹配。与等效平面晶体管相比，一种测量发现大约75%的电流变化。图3A和图3B示出根据本发明的一些实施例的FinFET结构和所得到的电路。图3A是分别使用有源区300和310内的多个鳍状件301A和303A形成的两个FinFET的俯视图。有源区300和310中的每个都包括分为规则鳍状件301A和边缘鳍状件303A的总计8个鳍状件30IA和303B。虽然示出了两个边缘鳍状件303A，但是边缘鳍状件303A的数量可以是一个或可以是多于两个 。在使用多于两个边缘鳍状件303A的实施例中，边缘鳍状件303A位于规则鳍状件301A的一侧上。栅极结构305跨过鳍状件301A和303B形成并且金属线309连接规则鳍状件301A。伪栅极结构307形成在两个有源区300和310之间。边缘鳍状件303A不连接至互连结构。图3A的FinFET可以在不将任何工艺步骤添加至FinFET制造工艺的情况下被制造而成。然而，用于形成源极区、漏极区和金属线309的硬掩模被修改，从而仅覆盖规则鳍状件301A但是不覆盖边缘鳍状件303A。所得到的FinFET存在很少或不存在鳍状件宽度变化，例如，小于约3%或小于约1%。在一些实施例中，鳍状件宽度变化在约0.25%和1%之间。所得到的鳍状件宽度变化简化了电路模型并且减小了在FinFET中的可操作鳍状件之间的阈值电压不匹配和导通状态电流变化的可能性。图3B示出图3A的有源区之一的电路示意图。规则鳍状件301A中的每个实际上形成M0SFET301B的一部分。多个M0SFET301B连接在一起并且被控制为其电性能是各个M0SFET301B的结合的一个晶体管。边缘鳍状件303B还形成M0SFET，但是不连接至任何互连结构。从而，在晶体管操作期间，边缘M0SFET303B是电浮置的，其可能作为噪声影响FinFET0
图4A和图4B示出根据本发明的其他实施例的FinFET结构和所得到的电路。图4A是分别使用有源区400和410内的多个鳍状件401A和403A形成的两个FinFET的俯视图。有源区400和410中的每个都包括分为规则鳍状件401A和边缘鳍状件403A的总计8个鳍状件40IA和403B。虽然示出了两个边缘鳍状件403A，但是边缘鳍状件403A的数量可以是一个或可以是多于两个。在使用多于两个边缘鳍状件403A的实施例中，边缘鳍状件403A位于规则鳍状件40IA的一侧上。栅极结构405跨过鳍状件40IA和403B形成，并且金属线409连接规则鳍状件401A。伪栅极结构407形成在两个有源区400和410之间。边缘鳍状件403A连接至互连件411和总线413。总线413连接至恒定电势源，或者连接至电压源(未示出)或地电位。图4A的FinFET可以被制成，很少或没有附加处理步骤被添加至FinFET制造工艺。用于形成源极区、漏极区的光掩模被修改，从而仅覆盖规则鳍状件401A并且不覆盖边缘鳍状件403A。用于形成金属线409的光掩模被修改，以形成互连件411并且可能形成总线413。然而，总线413和恒定电势源之间的连接可能需要附加制造步骤。图4B示出图4A的有源区之一的电路示意图。规则鳍状件401A中的每个实际上形成部分M0SFET401B。多种M0SFET401B连接在一起并且被控制作为其电性能是各个M0SFET401B的结合的一个晶体管。边缘鳍状件403A连接至连接到恒定电势或者电压源或地的互连结构411和总线413。从而，在晶体管操作期间，边缘鳍状件403A电力地保持恒定电压。在这些实施例中，边缘M0SFET403B不作为噪声影响FinFET。在一些实施例中，边缘M0SFET403B可能减小FinFET噪声。当跨过FinFET栅极和边缘鳍状件403A存在电势差时，一些电能被存储在跨过边缘鳍状件403A和FinFET栅极之间的栅极电介质的电场中。边缘M0SFET403B有效地用作去耦电容器并且以与电容器类似的方式消耗功率。根据本发明的其他实施例，图5A和图5B示出FinFET结构和所得到的电路。图5A是分别使用有源区500和510内的多个鳍状件50IA和503A形成的两个FinFET的俯视图。有源区500和510中的每个都包括分为规则鳍状件501A和边缘鳍状件503A的总计8个鳍状件50IA和503B。虽然示出了两个边缘鳍状件503A，但是边缘鳍状件503A的数量可以是一个或者可以是多于两个。在·使用多于两个边缘鳍状件503A的实施例中，边缘鳍状件503A位于规则鳍状件501A的一侧上。栅极结构505跨过鳍状件501A和503B形成，并且金属线509连接规则鳍状件501A。伪栅极结构507形成在两个有源区500和510之间。边缘鳍状件503A连接至互连件511和总线513。总线513通过另一个互连件515连接至栅极结构505。图5A的FinFET可以被制成，很少或没有附加处理步骤被添加至FinFET制造处理。用于形成源极区、漏极区的光掩模被修改，从而仅覆盖规则鳍状件501A并且不覆盖边缘鳍状件503A。用于形成金属线509的光掩模被修改，以形成互连件511/515并且可能形成总线513。图5B示出图5A的有源区之一的电路图。规则鳍状件501A中的每个实际上形成部分M0SFET501B。多个M0SFET501B连接在一起并且被控制作为其电性能是各个M0SFET501B的结合的一个晶体管。边缘鳍状件503A连接至与栅极结构505连接的互连结构511和515以及总线513。从而，在晶体管操作期间，边缘鳍状件503A电力地保持与FinFET的栅极相同的电势。在这些实施例中，边缘M0SFET503B不作为噪声影响FinFET，并且由于没有电流流过边缘M0SFET503B，所以不消耗功率，同时栅极被有效地短路至边缘M0SFET503B的源极和漏极区。图5A和图5B的实施例的变化涉及在边缘鳍状件503A之上形成一部分栅极结构505，使得在边缘鳍状件503A之上不形成栅极电介质。当栅极堆叠件不包括电介质时，栅极与边缘鳍状件503A直接导电接触。在这些实施例中，边缘鳍状件503A被直接短路至FinFET栅极，而没有互连件511和515或总线513。实现本实施例的一种方式是在沉积栅极堆叠件的其余部分之前，蚀刻掉沉积在边缘鳍状件503A之上的至少一部分栅极电介质，使得栅极堆叠件的导电元件与边缘鳍状件503A直接接触。图6示出根据本发明的FinFET的还有的其他实施例。图6是分别使用有源区600和610内的多个鳍状件601和603形成的两个FinFET的俯视图。有源区600和610中的每个都包括分为规则鳍状件601和边缘鳍状件603的总计8个鳍状件601和603。虽然示出了两个边缘鳍状件603，但是边缘鳍状件603的数量可以是一个或者可以是多于两个。在使用多于两个边缘鳍状件603的实施例中，边缘鳍状件603位于规则鳍状件601的一侧上。栅极结构605跨过规则鳍状件601形成，而不与边缘鳍状件603相接触。金属线609连接规则鳍状件601。伪栅极结构607形成在两个有源区600和610之间。在这些实施例中，边缘鳍状件603可以是浮置的，连接至电势源或地电位，诸如图4A和图4B的实施例，或者通过互连件连接至栅极结构605，类似于图5A和图5B。虽然边缘鳍状件603不连接至FinFET的任何部分，但是仍然形成边缘鳍状件603以及有源区600和610内的规则鳍状件601。如果连接至电势、地电位、或栅极结构605，边缘鳍状件603可以减小邻近FinFET之间的串扰，而不增加噪声。图7示出根据本发明的FinFET的实施例，其中，规则鳍状件和边缘鳍状件不相等地间隔。图7是分别使用有源区700和710内的多个鳍状件701、703A和703B形成的两个FinFET的俯视图。有源区70 0和710中的每个都包括分为规则鳍状件701和边缘鳍状件703A和703B的总计8个鳍状件701、703A和703B。虽然示出了两个边缘鳍状件703A和703B，但是边缘鳍状件703A和703B的数量可以是一个或可以多于两个。在使用多于两个边缘鳍状件703A和703B的实施例中，边缘鳍状件703a和703B位于规则鳍状件703A和703B的一侧上。栅极结构705跨过规则鳍状件701形成，而不与边缘鳍状件703A和703B相接触。金属线709与规则鳍状件701接触。伪栅极结构707形成在两个有源区700和710之间。顶部边缘鳍状件距离711标记边缘鳍状件703A和邻近规则鳍状件701之间的空间。底部边缘鳍状件距离715标记边缘鳍状件703B和邻近规则鳍状件701之间的空间。规则鳍状件距离713标记邻近规则鳍状件701之间的空间。根据这些实施例，边缘鳍状件距离711和715与规则鳍状件距离713的比率在约I至约5之间。边缘鳍状件距离711和715可以相同或不同。在特定实施例中，存在通过鳍状件701、703A和703B形成的插入鳍状件，并且在形成栅极结构之前随后被去除。本发明的一个方面关于用于形成FinFET的方法。图8是示出根据本发明的多个实施例的用于形成FinFET的方法800的简化工艺流程图。在操作801中，提供硅衬底。硅衬底可以是硅晶圆或其上有硅材料的另一种衬底，诸如，绝缘体上硅层。接下来，在操作803中，在硅衬底上形成多个鳍状件和鳍状件之间的氧化物层。用于形成鳍状件的处理以上关于图1描述并且在此不再重复。然后，在操作805中，跨过鳍状件的第一部分形成栅极结构。鳍状件的该第一部分可以是有源区内的规则鳍状件，或者可以是一些或所有边缘鳍状件。形成栅极结构也在以上描述并且在此不再重复。在操作807中，跨过鳍状件的第二部分形成源极区。鳍状件的第二部分仅包括形成FinFET的规则鳍状件。在操作809中，跨过鳍状件的第二部分形成漏极区。注意，在栅极结构的相对侧上形成源极区和漏极区。用于FinFET的源极和漏极形成也在以上描述并且在此不再重复。通过这些操作，形成符合本发明的特定实施例的FinFET。可选操作811、813、815和817可以结合或单独执行，以形成根据本发明的多种其他实施例的FinFET实施例。在操作811中，跨过鳍状件的第二部分形成金属线。这些金属线可以在与操作813和817的互连件相同的操作中被沉积。在操作813中，形成电压电势源和鳍状件的第三部分之间的互连件。互连件可以包括一个或多个支路，诸如，多条金属线和总线。电压电势源是恒定电压源、可变电压源、或地电位。鳍状件的第三部分仅包括边缘鳍状件，其可以在一个和四个鳍状件之间。操作813可以用于形成图4A和图4B的FinFET实施例。在操作815中，使用鳍状件的第三部分形成去稱电容器。去稱电容器可以是金属氧化物半导体电容器。一个导电部分是鳍状件的第三部分，其由硅材料制成。另一个导电部分是栅极结构的导电部分。栅极电介质是电容器电介质。在一些实施例中，执行操作813以形成操作815的去耦电容器。在操作817中，在栅极结构和鳍状件的第三部分之间形成互连件。鳍状件的第三部分仅包括边缘鳍状件，其可以在一个和第四个鳍状件之间，或更多。互连件可以包括一个或多个支路，诸如，多条金属线和一条总线，并且连接至栅极结构的导电部分。操作817可以用于形成图5A和图5B的FinFET实施例。根据多种实施例，本发明关于最小化鳍状件宽度变化和关于阈值电压和导通电流的相关问题的FinFET结构。F inFET结构包括具有多个有源区的半导体衬底。多个有源区中的每个都包括多个等间隔鳍状件，具有一个或多个规则鳍状件和至少一个边缘鳍状件。每个有源区还包括在一个或多个规则鳍状件之上的栅极结构；以及漏极区和源极区。漏极区和源极区电连接至一个或多个规则鳍状件并且与至少一个边缘鳍状件分离。一个或多个规则鳍状件、栅极结构、漏极区以及源极区形成鳍式场效应晶体管(FinFET)。根据特定实施例，本发明关于基于FinFET的半导体器件。该器件包括数字区和模拟区。模拟区包括每个都具有多个鳍状件的多个有源区、多个栅极结构、以及漏极区和源极区。多个鳍状件包括两个或更多规则鳍状件和至少一个边缘鳍状件。栅极结构至少设置在两个或更多规则鳍状件之上。漏极区和源极区电连接至两个或更多规则鳍状件并且与至少一个边缘鳍状件相分离。至少一个边缘鳍状件和邻近边缘鳍状件之间的距离在大于两个相邻规则鳍状件之间的距离的一倍和五倍之间。在一些实施例中，数字区域包括多个数字有源区，每个有源区都包括由规则鳍状件构成的多个等间隔鳍状件，在多个等间隔鳍状件之上的多个栅极结构；以及源极区和漏极区，漏极区和源极区电连接至多个等间隔鳍状件。数字有源区不包括边缘鳍状件。根据一些实施例,本发明关于用于形成FinFET的方法。该方法包括:提供娃衬底；形成多个鳍状件和在硅衬底上的多个鳍状件之间的氧化物层；跨过多个鳍状件的第一部分形成多个栅极结构；跨过多个鳍状件的第二部分形成源极区；跨过多个鳍状件的第二部分形成漏极区；以及跨过多个鳍状件的第二部分形成多条金属线。鳍状件的第二部分小于多个鳍状件，并且鳍状件的第一部分至少覆盖鳍状件的第二部分。以上概述了多个实施例的特征，使得本领域技术人员可以更好地理解以下详细说明。本领域技术人员将想到，他们可以容易地使用本发明作为用于设计或修改用于实现与在此介绍的实施例的相同目的和/或实现相同优点的其他工艺和结构的基础。然而，将理解，这些优点不用于限制，并且其他实施例可以提供其他优点。本领域技术人员将认识到，这样的等价结构不脱离本发明的精神和范围，并且它们可以在不脱离本发明的精神和范围的情况下在此作出多 种改变、替换和更改。
权利要求
1.一种半导体器件，包括: 半导体衬底，包括多个有源区， 所述多个有源区中的每一个均包括: 多个等间隔鳍状件，包括一个或多个规则鳍状件和至少一个边缘鳍状件； 栅极结构，在所述一个或多个规则鳍状件之上；以及 漏极区和源极区，所述漏极区和所述源极区电连接至所述一个或多个规则鳍状件并且与所述至少一个边缘鳍状件隔开， 其中，所述一个或多个规则鳍状件、所述栅极结构、所述漏极区以及所述源极区形成鳍式场效应晶体管(FinFET)。
2.根据权利要求1所述的半导体器件，其中，所述栅极结构被进一步设置在所述至少一个边缘鳍状件之上。
3.根据权利要求2所述的半导体器件，其中，所述栅极结构和所述至少一个边缘鳍状件形成去耦电容器。
4.根据权利要求2所述的半导体器件，进一步包括:互连件，将所述至少一个边缘鳍状件电连接至所述栅极结构。
5.根据权利要求1所述的半导体器件，进一步包括:设置在所述至少一个边缘鳍状件之上的所述栅极结构的一部分，其中，所述栅极结构的该部分使所述栅极结构的导电元件与所述至少一个边缘鳍状件直接接触。`
6.根据权利要求1所述的半导体器件，进一步包括:互连件，将所述至少一个边缘鳍状件电连接至电压源。
7.根据权利要求1所述的半导体器件，其中，所述至少一个边缘鳍状件是一至四个鳍状件。
8.根据权利要求1所述的半导体器件，其中，每个规则鳍状件的有效沟道宽度具有小于约5%的变化。
9.一种基于鳍式场效应晶体管(FinFET)的半导体器件，包括: 数字区和模拟区，所述模拟区包括多个有源区， 其中，所述多个有源区中的每一个均包括: 多个鳍状件，包括一个或多个规则鳍状件和至少一个边缘鳍状件； 多个栅极结构，在所述一个或多个规则鳍状件之上；以及 漏极区和源极区，所述漏极区和所述源极区电连接至所述一个或多个规则鳍状件并且与所述至少一个边缘鳍状件隔开， 其中，所述至少一个边缘鳍状件和相邻的规则鳍状件之间的距离比两个相邻规则鳍状件之间的距离大一倍至五倍。
10.一种方法，包括: 提供娃衬底； 在所述硅衬底上形成多个鳍状件以及所述多个鳍状件之间的氧化物层； 跨过所述多个鳍状件的第一部分形成多个栅极结构； 跨过所述多个鳍状件的第二部分形成源极区； 跨过所述多个鳍状件的所述第二部分形成漏极区；以及跨过所述多个鳍状件的所述第二部分形成多条金属线， 其中，所述鳍状件的所述第二部分小于所述多个鳍状件，并且所述鳍状件的所述第一部分至少覆盖所述鳍状件的 所述第二部分。
全文摘要
一种半导体器件，包括形成在硅衬底上的场效应晶体管(finFET)。该器件包括多个有源区，每一个都具有被分为规则鳍状件和至少一个边缘鳍状件的多个等间隔鳍状件；栅极结构，在规则鳍状件之上；以及漏极区和源极区，电连接至规则鳍状件并且与至少一个边缘鳍状件隔开。边缘鳍状件可以是浮置的、连接至电势源或者用作去耦电容器的一部分。本发明还提供了一种具有新式边缘鳍状件的FINFET结构。
文档编号H01L29/78GK103247678SQ20121047353
公开日2013年8月14日 申请日期2012年11月20日 优先权日2012年2月7日
发明者陈重辉 申请人:台湾积体电路制造股份有限公司