用于高电压静电放电防护的双向双极型结晶体管的制作方法
【专利摘要】本发明公开了一种用于高电压静电放电防护的双向双极型结晶体管及其制作方法、包含该双向双极型结晶体管的电路，该双向双极型结晶体管包含一衬底、一N+掺杂埋层、一N型阱区、和两个P型阱区。该N+掺杂埋层可以邻近于该衬底而被设置。该N型阱区可以围绕该两个P型阱区，从而使该N型阱区的一部分被安插于该两个P型阱区之间。该多个P型阱区可以邻近于该N+掺杂埋层而被设置，且包含一或更多的N+掺杂板、一或更多的P+掺杂板、一或更多的场氧化物(FOX)部分、和一或更多的场板。一多重射极结构也被提供。
【专利说明】用于高电压静电放电防护的双向双极型结晶体管
【技术领域】
[0001]本发明的实施例一般地有关于半导体装置，且更特别地有关于用于高电压静电放电(ESD)防护的一双向双极型结晶体管(BJT)。
【背景技术】
[0002]实际上在电子装置制造的全部方面中，目前存在着朝缩小装置尺寸继续前进的驱动力。当较小和较大的两种装置实质上具有等效的能力时，较小的电子装置对比于较大的、较笨重的装置趋向于较受欢迎。于是，能够制造较小的元件明显地将趋向便利于结合那些元件的较小装置的生产。然而，许多现代的电子装置需要电子电路来执行启动功能(例如，开关装置)和数据处理或其它决策做出功能。用于这些双重功能的低电压互补金属氧化物半导体(CMOS)技术的使用或许不总是实际的。因此，高电压(或高功率)装置也已经被发展来操纵低电压操作不是实际的许多应用。
[0003]典型的高电压装置的静电放电(ESD)性能经常取决于对应装置的总宽度和表面或横向标尺(Lateral rule)。因此，ESD性能对于较小的装置典型地可以是较有决定性的。典型地，高电压装置具有包含一低接通状态电阻(Rdson)、一高崩溃电压和一低保持电压的特性。该低接通状态电阻可以趋向在一 ESD事件期间造成更加可能地集中在一装置的表面或漏极边缘上的一 ESD电流。高电流和高电场可以在这样装置的一表面结区域引起物理破坏。基于用于一低接通状态电阻的该典型需求，该表面或横向标尺很可能地无法被增加。因此，ESD防护可以是一挑战。
[0004]高电压装置的该高崩溃电压的特性典型地意指:该崩溃电压是高于该操作电压，且该触发电压(Vtl)是高于该崩溃电压。于是，在一 ESD事件期间，在该高电压装置为了ESD防护而接通之前，该高电压装置的内部电路可以是在损坏的风险上。高电压装置的该低保持电压的特性也暴露可能性:与一电力接通峰值电压或一突波电压相关的无用噪声可以被触发，或者:在正常操作期间一闩锁效应可以发生。由于电场分布可以是敏感于路由的事实，高电压装置也可以经历一场板效应，从而使ESD电流可以在一 ESD事件期间很可能地集中在该表面或漏极边缘。
[0005]为了改良关于ESD事件的高电压装置的性能，已被实施的一技术涉及掩膜和其它工艺的额外使用来在双极型结晶体管(BJT)元件内建立一较大型的二极管及/或增加用于MOS晶体管的该表面或横向标尺。硅控整流器(SCRs)也已经被发展来在ESD事件期间保护电路。然而，在硅控整流器的该低保持电压表示它们可以在ESD事件期间适当执行时，这个特性也在正常操作期间增加闩锁效应的发生。
[0006]特别地，电动机驱动器电路可以使用电流解决方法而麻烦于防护以免于ESD事件。这是因为当一电动机被关断时，它可以继续旋转一会儿，因而按照反馈一高负电压的一电感器而动作。如果该电动机驱动器电路要包含一 PM0S,则该PMOS的寄生顺向偏压二极管可以被这负反馈电压所接通，因而潜在地引起闩锁效应及/或其它不规则的电路操作。
[0007]于是，所欲的可以是发展一改良的结构以提供ESD防护，且特别地以提供双向ESD防护。
【发明内容】
[0008]因此，一些示范实施例着眼于用于高电压静电放电(ESD)防护的一双向双极型结晶体管(BJT)。在一些情况中，该ESD防护可以至少部分地基于对于可以涉及一外延工艺的一双极型互补金属氧化物半导体(BiCMOS)扩散金属氧化物半导体(DMOS)工艺(BCD工艺)的修改而被提供。
[0009]在一示范的实施例中，一种双向BJT被提供(如使用于此处的「示范的」表示「作为一示范、实例或例证」)。该双向BJT可以包含一 P型衬底、一 N+掺杂埋层、一 N型阱区、和两个P型阱区。该N+掺杂埋层可以邻近于该衬底而被设置。该N型阱区可以邻近于该N+掺杂埋层且围绕该第一和该第二 P型阱区而被设置，从而使该N型阱区的一部分被安插于该第一和该第二 P型阱区之间。该多个P型阱区可以邻近于该N+掺杂埋层而被设置，且其每个P型阱区可以各自地包含一或更多的N+掺杂板和一或更多的P+掺杂板。多个场氧化物(FOX)薄膜可以邻近于该N型阱区而被设置，且一或更多的场板可以邻近于该多个FOX部分而被设置。
[0010]根据一进一步的实施例，该第一 P型阱可以包含第一和第二 N+掺杂板，且一第一P+掺杂板可以被安插于该第一和该第二 N+掺杂板之间，且邻近于该第一和该第二 N+掺杂板。该第二 P型阱可以包含第三和第四N+掺杂板，且一第二 P+掺杂板可以被安插于该第三和该第四N+掺杂板之间，且邻近于该第三和该第四N+掺杂板。
[0011]根据先前实施例的一替换例，该第一 P型阱可以包含一第一 P+掺杂板、第一、第二、第三、和第四N+掺杂板、以及第一和第二栅极结构。该第一 P+掺杂板可以被安插于该第二和该第三N+掺杂板之间，且邻近于该第二和该第三N+掺杂板，该第一栅极结构可以被安插于该第一和该第二 N+掺杂板之间，且邻近于该第一和该第二 N+掺杂板,并且该第二栅极结构可以被安插于该第三和该第四N+掺杂板之间，且邻近于该第三和该第四N+掺杂板。该第二 P型阱可以包含一第二 P+掺杂板、第五、第六、第七和第八N+掺杂板、以及第三和第四栅极结构。该第二 P+掺杂板可以被安插于该第六和该第七N+掺杂板之间，且邻近于该第六和该第七N+掺杂板，该第三栅极结构可以被安插于该第五和该第六N+掺杂板之间，且邻近于该第五和该第六N+掺杂板，并且该第四栅极结构可以被安插于该第七和该第八N+掺杂板之间，且邻近于该第七和该第八N+掺杂板。
[0012]在另一示范的实施例中，包含一双向高电压ESD防护元件的一种电路被提供。该双向高电压ESD防护元件包含一 P型衬底、一 N+掺杂埋层、一 N型阱区、和两个P型阱区。该N+掺杂埋层可以邻近于该衬底而被设置。该N型阱区可以邻近于该N+掺杂埋层而被设置，且可以围绕该第一和该第二 P型阱区，从而使该N型阱区的一部分被安插于该第一和该第二 P型阱区之间。该多个P型阱区可以邻近于该N+掺杂埋层而被设置，且其每个P型阱区可以各自地包含一或更多的N+掺杂板和一或更多的P+掺杂板。第一、第二和第三场氧化物(FOX)部分可以邻近于该N型阱区而被设置。一第一场板可以邻近于该第一 FOX部分而被设置，第二和第三场板可以邻近于该第二 FOX部分的多个各自部分而被设置，且一第四场板可以邻近于该第三FOX部分而被设置。
[0013]还根据另一示范的实施例，包含一第一隔离高电压η通道金属氧化物场效应晶体管(HVNMOS)和一第二隔离HVNMOS的一种半导体装置被提供，该第一和该第二隔离HVNMOS共享一公用N型阱隔离区。
[0014]还根据另一示范的实施例，所提供的一种制造一双向双极型结晶体管(BJT)的方法包含下列步骤:提供一衬底结构，其中该衬底结构包含一 P型衬底区域和埋藏于该P型衬底区域中的一 N+掺杂埋层；在该P型衬底区域中形成邻近于该N+掺杂埋层的一第一 P型阱区、一第二 P型阱区和一 N型阱区，其中该N型阱区围绕该第一和该第二 P型阱区，从而使该N型阱区的至少一部分被安插于该第一和该第二 P型阱区之间；在该第一和该第二P型阱区的每个中形成至少一 N+掺杂板和至少一 P+掺杂板；经由处理该N型阱区而形成一氧化物层，其中该氧化物层包含一第一、一第二和一第三场氧化物(FOX)部分；以及邻近于该氧化物层而形成一第一、一第二、一第三和一第四场板，其中该第一场板邻近于该第一FOX部分而被形成，该第二和该第三场板邻近于该第二 FOX部分的各自部分而被形成，且该第四场板邻近于该第三FOX部分而被形成。
【专利附图】
【附图说明】
[0015]本发明的实施例得通过下列图式的详细说明，俾得更深入的了解:
[0016]图1a和图1b分别绘示一先前技术的SCR的一简化图和它的相关的电气特性；
[0017]图2a和图2b分别绘示本发明一实施例的一简化图和它的相关的电气特性；
[0018]图3a和图3b绘示具有粗略地等效于本发明一实施例的电气特性的电气电路；
[0019]图4a和图4b绘示在正ESD应力下描绘在图2a和图2b中的电路表示； [0020]图5a和图5b绘示在负ESD应力下描绘在图2a和图2b中的电路表示；
[0021]图6绘示一示范实施例的结构的一横断面视图；
[0022]图7绘示在正ESD应力下一示范实施例的结构的一横断面视图；
[0023]图8绘示在负ESD应力下一示范实施例的结构的一横断面视图；
[0024]图9绘示具有一多重射极结构的一示范实施例的一横断面视图；
[0025]图10绘示在正ESD应力下该多重射极示范实施例的一横断面视图；
[0026]图11绘示在负ESD应力下该多重射极示范实施例的一横断面视图；以及
[0027]图12绘示一示范实施例的崩溃电压特性和实验的电气特性。
[0028]【主要元件符号说明】
[0029]100:硅控整流器
[0030]101:P+材料
[0031]102:N-材料
[0032]103:P 型材料
[0033]104:N+ 材料
[0034]150:电性等效图
[0035]161、231、1231:快速往回
[0036]201:NPN双极型晶体管
[0037]202:耦合的N型区域
[0038]211、410a、510b、710a、810b、1010a、1110b:顺向偏压二极管
[0039]210:顺向方向[0040]220:反向方向
[0041]300a、300b:隔离高电压 NMOS
[0042]301:公用隔离区
[0043]310a、310b、610a、610b、910a、910b:BJT 晶体管
[0044]311:耦合的集极
[0045]600:P 型衬底
[0046]601: N+埋层
[0047]602a、602b、602c、602a-c:N 型阱
[0048]603a,603b:P 型阱
[0049]604、904:N+掺杂板
[0050]605、905:P+掺杂板
[0051]⑶6:场板
[0052]607:阳极
[0053]608:阴极
[0054]609:场氧化物薄膜部分
[0055]906:栅极结构
[0056]1211、1221:测量的漏电流
[0057]1212、1222:测量的 ESD 电流
[0058]B:基极
[0059]C:集极
[0060]E:射极
【具体实施方式】
[0061]现在将更完全地参考附图来说明本发明的某些示范实施例，于其中显示本发明的某些而非所有实施例。的确，本发明的各种示范实施例可以多种不同的型式来具体化而不应被解释为受限于提出于此的示范实施例；反之，这些示范实施例的提供是能使此揭露内容将满足适用的法律规定。
[0062]本发明的一些示范实施例可以提供一双向BJT ;例如，该双向BJT可以被使用于双向高电压ESD防护，比如，用于正和负电压ESD的防护。示范实施例的该双向BJT可以将两个隔离高电压N通道金属氧化物半导体晶体管(MOS)组合成一 ESD防护装置，因而，当在两方向中提供相似的ESD性能时，提供具有总面积小于一个二极管的BJT和MOS的结构。例如，该两个隔离高电压N通道MOS可以不利用漏极侧扩散。示范实施例也可以有接近该高电压装置的操作电压的一崩溃电压、和低于该高电压装置的该崩溃电压的一触发电压。而且，一相对高保持电压比一硅控整流器(SCR)所具有的可以被提供来更容易地避免闩锁效应发生。例如，不范实施例在比如连接于一输入/输出(i/o)垫和一电力垫之间的电动机驱动器电路中是有用的。在这情况中，没有在正常操作期间引起不规则性且没有引入闩锁效应问题，示范实施例可以提供正和负高电压ESD防护。在一些情况中，示范实施例也可以用不需要额外增加掩膜或工艺数目的一标准B⑶工艺而被制造。例如，使用于一些示范实施例中的多晶硅可以在离子注入经由一硬式掩膜而被提供。根据示范实施例，经由调整一或更多的场栅极的长度，可以调整崩溃及/或触发电压。进一步，经由在多重射极结构的一或更多的栅极或多晶硅施加一额外偏压，可以提供早期接通。
[0063]图1a绘示一已知SCR 100的简化图。如所示，一已知SCR由一P+材料101、一N-材料102、一 P型材料103和一 N+材料104所组成；该P+材料101邻近于该N-材料102 ;该N-材料102依次邻近于该P型材料103 ;且该P型材料103本身邻近于该N+材料104。在图1a中也描绘一电性等效图150。如在图1b的图表160中所示，一已知SCR在顺向方向中提供如由快速往回161所绘示的ESD防护，该快速往回161发生在顺向崩溃电压。
[0064]图2a绘示本发明一实施例的一简化图。如在视图200中所示，本发明的实施例可以按照具有多个耦合的N型区域202的两个NPN双极型晶体管201而操作。因此，如在视图210和220中所能看见，示范实施例可以运作以便由一顺向偏压二极管211所触发，然后在顺向方向210和反向方向220两者中，接通一 NPN BJT 201来快速往回。图表230绘示前述多个顺向和反向快速往回231。示范实施例可以具有低接通电阻(Ron)和高保持电压，且高ESD电流可以在相同时间由该顺向偏压二极管和该NPNBJT所放电。
[0065]图3a和图3b绘示本发明一实施例的一简化电路图表示。如在图3a中所能看见，本发明的实施例可以包含在公用隔离区301被合并的两个高电压隔离NMOS 300a和300b。如在图3b中所示，本发明实施例的多个电器特性可以按照具有多个耦合的集极311的两个BJT晶体管310a和310b而被做出模型。如在图4a和图4b中所能看见，在正ESD应力下，该顶部晶体管310a按照一顺向偏压二极管410a而代替地操作。如在图5a和图5b中所能看见，在负ESD应力下，该底部晶体管310b按照一顺向偏压二极管510b而代替地操作。因此，不管正ESD或负ESD应力被施加，本发明的实施例可以确保ESD电流被放电，因而提供双向ESD防护。可以经由使用具有所述多个相同或不同崩溃电压的多个隔离NMOS或NPNBJT而造成示范实施例的所述多个顺向和反向崩溃电压相同或不同。
[0066]因此，已一般地叙述本发明示范实施例的电气特性和性质，现在参考将指向图6到图11以便叙述示范实施例的结构。
[0067]图6绘示用于提供双向高电压ESD防护的一示范实施例的一横断面视图。如从图6中所能看见，可以提供带有一 N+埋层601的一 P型材料衬底600或一外延地成长的P-层(P-epi)，其中该N+埋层601邻近于该P型材料衬底600或该外延地成长的P-层(Pipi)而被设置。一 N型阱602a-c可以邻近于该N+埋层601且围绕第一和第二 P型阱603a和603b而被设置，从而使该N型阱的一部分602b被设置于该第一和该第二 P型阱603a和603b之间。根据一些实施例,该N型讲602a-c可以是一单一相连讲；或根据另一实施例,该N型讲602a-c可以包含两个或更多个分开的N型讲。根据一不范实施例，该N型讲602a、602c的多个外部分可以与该P型衬底600接触。该第一和该第二 P型阱603a和603b可以包含至少一 P+掺杂板605和至少一 N+掺杂板604。
[0068]例如，根据描绘于图6中的不范实施例，该第一和该第二 P型讲603a和603b的每个可以包含两个N+掺杂板604和一 P+掺杂板605。因此，如所示，该第一 P型阱603a可以包含一第一 P+掺杂板605，该第一 P+掺杂板605可以被安插于一第一 N+掺杂板604和一第二 N+掺杂板604之间，且邻近于该第一 N+掺杂板604和该第二 N+掺杂板604。相似地，该第二 P型阱603b可以包含一第二 P+掺杂板605，该第二 P+掺杂板605被安插于一第三N+掺杂板604和一第四N+掺杂板604之间，且邻近于该第三N+掺杂板604和该第四N+掺杂板604。多个场氧化物薄膜(FOX)部分609可以邻近于该N型阱602a_c的多个部分的表面且邻近于该多个N+掺杂板604的每个的一远侧端而被设置。
[0069]根据一进一步的实施例，一或更多的场板606可以邻近于该多个FOX部分609 (例如，该多个FOX部分609的顶部)而被设置。例如，一第一场板606可以邻近于一第一 FOX部分而被设置，一第二和一第三场板606可以邻近于一第二 FOX部分的多个各自部分而被设置，且一第四场板606可以邻近于一第三FOX部分而被设置。例如，该多个场板606可以包含多晶硅的一层，其中该多晶硅可以在离子注入按照一硬式掩膜而被提供。根据一示范实施例，一或更多的场板606的长度在制造期间可以被调整来调整该装置的该崩溃电压和该触发电压。亦即，该崩溃和该触发电压可以取决于该一或更多的场板606的长度。根据另一示范实施例，一阳极607可以可实行地连接到该多个P型阱603a的其中之一的该P+掺杂板605、该N+掺杂板604和该多个场板606 ;—阴极608可以可实行地连接到该多个P型讲603b的其中另一的该P+掺杂板605、该N+掺杂板604和该多个场板606。
[0070]如从图6中所能看见，该所提供的结构可以有效地形成多个BJT晶体管610a和610b (在这范例中，有八个，即四个阳极侧BJT晶体管610a和四个阴极侧BJT晶体管610b)。如所示，该多个阳极侧BJT晶体管610a和该多个阴极侧BJT晶体管610b的该多个集极(在图6中标示为“C”)是根据该描绘的结构而被有效地连接。再者，该多个阳极侧BJT晶体管610a和该多个阴极侧BJT晶体管610b的该多个基极(在图6中标示为“B”)是有效地连接到它们各自的P+板605 ;且该多个阳极侧BJT晶体管610a和该多个阴极侧BJT晶体管610b的该多个射极(在图6中标示为“E”)是有效地连接到它们各自的N+板604。
[0071]根据一进一步的实施例，一种制造一双向双极型结晶体管(BJT)的方法包含下列步骤:提供一衬底结构，其中该衬底结构包含一 P型衬底区域和埋藏于该P型衬底区域中的一 N+掺杂埋层601 ;在该P型衬底区域中形成邻近于该N+掺杂埋层的一第一 P型阱区603a、一第二 P型阱区603b和一 N型阱区602a_c，其中该N型阱区602a_c围绕该第一和该第二 P型阱区603a、603b，从而使该N型阱区602a_c的至少一部分602b被安插于该第一和该第二 P型阱区603a、603b之间；在该第一和该第二 P型阱区603a、603b的每个中形成至少一 N+掺杂板604和至少一 P+掺杂板605 ;经由处理该N型讲区602a_c而形成一氧化物层，其中该氧化物层包含一第一、一第二和一第三场氧化物(FOX)部分609;以及邻近于该氧化物层而形成一第一、一第二、一第三和一第四场板606，其中该第一场板606邻近于该第一 FOX部分609而被形成，该第二和该第三场板606邻近于该第二 FOX部分609的各自部分而被形成，且该第四场板606邻近于该第三FOX部分609而被形成。
[0072]如分别在图7和图8中所示，在一正ESD事件中，该四个阳极侧晶体管610a实际上可以按照两个顺向偏压二极管710a而操作，且在一负ESD事件中，该四个阴极侧晶体管610b实际上可以按照两个顺向偏压二极管810b而操作。因此，在或一正或一负ESD事件期间，ESD电流可以在相同时间由至少一顺向偏压二极管和至少一 NPN BJT所放电。
[0073]现在转到图9，其描绘包含一多重射极结构的一示范实施例的一横断面视图。如与描绘于图6中的实施例，在图9中实施例的多重射极结构包含一 P型材料衬底600或一外延地成长的P-层(Pipi)、一 N+埋层601、一 N型阱602a-c、一第一和一第二 P型阱603a和603b。该P型材料衬底600或该外延地成长的P-层(Pipi)带有邻近于其而被设置的一 N+埋层601。一 N型阱602a-c可以邻近于该N+埋层601且围绕第一和第二 P型阱603a和603b而被设置,从而使该N型阱的一部分602b被设置于该第一和该第二 P型阱603a和603b之间。根据一些实施例,该N型讲602a-c可以是一单一相连讲；或根据另一实施例,该N型讲602a-c可以包含两个或更多个分开的N型讲。根据一不范实施例，该N型讲602a、602c的多个外部分可以与该P型衬底600接触。该第一和该第二 P型阱603a和603b的每个可以包含至少一 P+掺杂板905和至少一 N+掺杂板904。
[0074]例如，为了提供描绘于图9中的该多重射极结构，该第一和该第二 P型阱603a和603b的每个可以包含四个N+掺杂板904、两个P+掺杂板905和两个栅极结构906。因此，如所示，该第一 P型阱603a可以包含一第一栅极结构906，该第一栅极结构906可以被安插于一第一 N+掺杂板904和一第二 N+掺杂板904之间，且邻近于该第一 N+掺杂板904和该第二 N+掺杂板904。一第一 P+掺杂板905可以被安插于该第二 N+掺杂板904和一第三N+掺杂板904之间，且邻近于该第二 N+掺杂板904和该第三N+掺杂板904。最后,一第二栅极结构906可以被安插于该第三N+掺杂板904和一第四N+掺杂板904之间，且邻近于该第三N+掺杂板904和该第四N+掺杂板904。相似地，该第二 P型阱603b可以包含一第三栅极结构906,该第三栅极结构906可以被安插于一第五N+掺杂板904和一第六N+掺杂板904之间，且邻近于该第五N+掺杂板904和该第六N+掺杂板904。一第二 P+掺杂板905可以被安插于该第六N+掺杂板904和一第七N+掺杂板904之间，且邻近于该第六N+掺杂板904和该第七N+掺杂板904。最后,一第四栅极结构906可以被安插于该第七N+掺杂板904和一第八N+掺杂板904之间，且邻近于该第七N+掺杂板904和该第八N+掺杂板904。多个场氧化物薄膜(FOX)部分609可以邻近于该多个N型阱602a-c的表面且邻近于该多个N+掺杂板604的每个的一远侧端而被设置。
[0075]根据一进一步的实施例，一或更多的场板606可以邻近于该多个FOX部分609 (例如，该多个FOX部分609的顶部)而被设置。例如，一第一场板606可以邻近于一第一 FOX部分而被设置，一第二和一第三场板606可以邻近于一第二 FOX部分的多个各自部分而被设置，且一第四场板606可以邻近于一第三FOX部分而被设置。例如，该多个场板606可以包含多晶硅的一层，其中该多晶硅可以在离子注入按照一硬式掩膜而被提供。根据一示范实施例，一或更多的场板606的长度在制造期间可以被调整来调整该装置的该崩溃电压和该触发电压。亦即，该崩溃和该触发电压可以取决于该一或更多的场板606的长度。根据另一示范实施例，一阳极607可以可实行地连接到该多个P型阱603a的其中之一的该P+掺杂板905、该N+掺杂板904和该多个场板606 ;—阴极608可以可实行地连接到该多个P型阱603b的其中另一的该P+掺杂板905、该N+掺杂板904和该多个场板606。可以形成在该多个N+掺杂板904之间的该栅极结构906可以包含一栅极氧化物层和多晶娃的一层，其中相似于该多个场板606，该多晶硅可以在离子注入按照一硬式掩膜而被提供。该多个栅极906可以致能该多个分布的N+掺杂板904的集体操作。
[0076]如从图9中所能看见，该所提供的结构可以有效地形成多个BJT晶体管910a和910b (在这范例中，有12个，即六个阳极侧BJT晶体管910a和六个阴极侧BJT晶体管910b)。如所示，该多个阳极侧BJT晶体管910a和该多个阴极侧BJT晶体管910b的该多个集极(在图9中标示为“C”)是根据该描绘的结构而被有效地连接。再者，该多个阳极侧BJT晶体管910a和该多个阴极侧BJT晶体管910b的该多个基极(在图9中标示为“B”)是有效地连接到它们各自的P+掺杂板905 ;且该多个阳极侧BJT晶体管910a和该多个阴极侧BJT晶体管910b的该多个射极(在图9中标示为“E”)是有效地连接到它们各自的N+掺杂板904。
[0077]如分别在图10和图11中所示，在一正ESD事件中，该六个阳极侧晶体管910a实际上可以按照两个顺向偏压二极管IOlOa而操作，且在一负ESD事件中，该六个阴极侧晶体管910b实际上可以按照两个顺向偏压二极管IllOb而操作。因此，在或一正或一负ESD事件期间，ESD电流可以在相同时间由至少一顺向偏压二极管和至少一 NPN BJT所放电。
[0078]描绘在图6到图11中的实施例的每个可以经由相似的工艺和使用相似的材料而被制造。在这点上，该N+埋层601的材料可以是N-印1、一深N型阱、或多个叠层的N+埋层。该结构可以使用没有额外掩膜的任何标准BCD工艺而被制造。根据另一示范实施例，该结构可以用一非外延工艺(比如一个三阱工艺)而被制造。该结构也可以用一单层多晶或一双层多晶工艺而被制造。一娃局部氧化(LOCOS)工艺可以被使用于该结构的至少一部分的制造，比如制造该多个FOX部分609。替换地，一浅沟道隔离(STI)工艺可以被使用来比如制造该结构的至少一部分(比如该多个FOX部分609)。
[0079]将被了解的是:描绘在图6到图11中的该配置、以及的确根据没有描绘的其它实施例的配置可以按照两个隔离高电压NMOS 300a和300b而运作，该两个隔离高电压NMOS300a和300b在一公用N型隔离区301被合并。亦即，该衬底600、该N+埋层601、该N型阱602a、602b、该P型阱603a、与该一或更多P+板604、该一或更多N+板605、该多个场板606、和根据一些实施例而与该P型讲603a相关的该多个栅极结构906 —起,可以按照一第一隔离高电压NMOS 300a而运作。同样地，该衬底600、该N+埋层601、该N型阱602c、602b、该P型讲603b、与该一或更多P+板604、该多个N+板605、该多个场板606、和根据一些实施例而与该P型阱603b相关的该多个栅极结构906 —起，可以按照一第二隔离高电压NMOS 300b而运作。因此，该第一和该第二隔离高电压NMOS被合并所在的该共享公用N型隔离区包含N型阱602b。在图6到图11中，该多个高电压NMOS 300a和300b的栅极、源极和漏极分别被标示为“G”、“S”和“D”。
[0080]图12包含绘示一示范实施例的崩溃电压特性的最顶图表1200。如从该图表1200所能看见，该崩溃电压在该顺向(正)和反向(负)方向具有一相等大小。底部图表1210和1220分别绘示在正和负ESD应力实验期间在该阳极607和该阴极608之间的测量的漏电流1211、1221、以及一示范实施例的测量的ESD电流1212、1222。如所能看见，该测量的ESD电流1212、1222的两者展示快速往回1231，该快速往回1231指示在正和负方向两者中成功的ESD防护。
[0081]因此，示范实施例可以提供用于高电压静电放电(ESD)防护的一相对小尺寸双向双极型结晶体管(BJT)。再者，示范实施例可以没有需要使用额外掩膜而被应用到一标准B⑶工艺。也可以将实施例应用到不同的高电压B⑶工艺，且经由提供一 N+埋层或N型阱配方而在相同的工艺中提供不同的操作电压有关的ESD防护。像这样，高电压ESD防护经常需要用于欲被使用在高电压设定的装置，且在一相对小尺寸中能够提供可以遭遇ESD事件的所述装置。也能够将一些实施例使用于一般的直流(DC)电路操作。另外，可以为了在比如电动机驱动器电路中需要是双向的这样防护的装置而提供ESD防护。在这点上，例如，实施例可以在该电动机驱动器电路的一输入/输出(I/O)垫和一电力垫之间可实行地连接，以便没有在正常操作期间引起不规则性且没有引入闩锁效应问题，而提供正和负高电压ESD防护。由于崩溃及/或触发电压可以经由在制造期间修改一或更多场板的长度而是可调的，示范实施例也可以提供挠性。
[0082]提出于此的本发明多个变形例与其他实施例，将对于熟习本项技艺者理解到具有呈现于上述说明与相关图式的教导的益处。因此，吾人应理解到本发明并非受限于所揭露的特定实施例，而变形例与其他实施例意图被包含在以下的权利要求范围的范畴之内。此夕卜，虽然上述说明与相关图式说明于某个例示组合的元件及/或功能的上下文中的实施示范例，但吾人应明白到不同组合的元件及/或功能可在不背离以下的权利要求范围的范畴之下，由替代实施例提供。在这点上，举例而言，不同于上述详细说明的那些的组合的元件及/或功能亦考虑可被提出于以下的权利要求范围的某些中。虽然于此采用特定的用语，但它们的使用是只有通称与描述性的认知而非限制的目的。
【权利要求】
1.一种双向双极型结晶体管(BJT)，包含: 一 P型衬底； 一 N+掺杂埋层，邻近于该衬底而被设置； 一第一 P型阱区，邻近于该N+掺杂埋层而被设置； 一第二 P型阱区，邻近于该N+掺杂埋层而被设置； 一 N型阱区，邻近于该N+掺杂埋层，且围绕该第一和该第二 P型阱区，从而使该N型阱区的至少一部分被安插于该第一和该第二P型阱区之间； 第一、第二和第三场氧化物(FOX)部分，邻近于该N型阱区而被设置；以及第一、第二、第三和第四场板，该第一场板邻近于该第一 FOX部分而被设置,该第二和该第三场板邻近于该第二 FOX部分的各自部分而被设置，且该第四场板邻近于该第三FOX部分而被设置； 其中该第一和该第二 P型阱的每个包含至少一 N+掺杂板和至少一 P+掺杂板。
2.根据权利要求1所述的双向双极型结晶体管，其中该第一P型阱包含第一和第二 N+掺杂板以及一第一 P+掺杂板，该第一 P+掺杂板被安插于该第一和该第二 N+掺杂板之间，且邻近于该第一和该第二 N+掺杂板；以及 更在其中该第二 P型阱包含第三和第四N+掺杂板以及一第二 P+掺杂板，该第二 P+掺杂板被安插于该第三和该第四N+掺杂板之间，且邻近于该第三和该第四N+掺杂板。·
3.根据权利要求1所述的双向双极型结晶体管，其中该第一P型阱包含一第一P+掺杂板、第一、第二、第三和第四N+掺杂板、以及第一和第二栅极结构，该第一 P+掺杂板被安插于该第二和该第三N+掺杂板之间，且邻近于该第二和该第三N+掺杂板，该第一栅极结构被安插于该第一和该第二 N+掺杂板之间，且邻近于该第一和该第二 N+掺杂板,并且该第二栅极结构被安插于该第三和该第四N+掺杂板之间，且邻近于该第三和该第四N+掺杂板；以及 更在其中该第二 P型阱包含一第二 P+掺杂板、第五、第六、第七和第八N+掺杂板、以及第三和第四栅极结构，该第二 P+掺杂板被安插于该第六和该第七N+掺杂板之间，且邻近于该第六和该第七N+掺杂板,该第三栅极结构被安插于该第五和该第六N+掺杂板之间，且邻近于该第五和该第六N+掺杂板,并且该第四栅极结构被安插于该第七和该第八N+掺杂板之间，且邻近于该第七和该第八N+掺杂板。
4.根据权利要求3所述的双向双极型结晶体管，其中该多个栅极结构包含一多晶硅层。
5.根据权利要求4所述的双向双极型结晶体管，其中该多晶硅层在离子注入按照一硬式掩膜而被提供。
6.根据权利要求1所述的双向双极型结晶体管，其中该第一、该第二和该第三FOX部分是经由一娃局部氧化(LOCOS)工艺而被制造。
7.根据权利要求1所述的双向双极型结晶体管，其中该第一、该第二和该第三FOX部分是经由一浅沟道隔离(STI)工艺而被制造。
8.根据权利要求1所述的双向双极型结晶体管，其中该N+埋层包含一η型外延层。
9.根据权利要求1所述的双向双极型结晶体管，其中该N+埋层包含一深N型阱。
10.根据权利要求1所述的双向双极型结晶体管，其中该N+埋层包含多个叠层的N+埋层。
11.根据权利要求1所述的双向双极型结晶体管，其中每一P型阱包含一叠层的P型阱和P+埋层。
12.根据权利要求1所述的双向双极型结晶体管，其中该多个P型阱是经由P型注入而被制造。
13.根据权利要求1所述的双向双极型结晶体管，其中该N型阱区是经由N型注入而被制造。
14.根据权利要求1所述的双向双极型结晶体管，其中该双向BJT是经由一单层多晶工艺而被制造。
15.根据权利要求1所述的双向双极型结晶体管，其中该双向BJT是经由一双层多晶工艺而被制造。
16.根据权利要求1所述的双向双极型结晶体管，其中该双向BJT是经由一非外延工艺而被制造。
17.根据权利要求16所述的双向双极型结晶体管，其中该非外延工艺包含一个三阱工艺。
18.—种包含一双向高电压静电放电(ESD)防护元件的电路，该双向高电压ESD防护元件包含: 一 P型衬底； 一 N+掺杂埋层，邻近于该衬底而被设置； 一第一 P型阱区，邻近于该N+掺杂埋层而被设置； 一第二 P型阱区，邻近于该N+掺杂埋层而被设置； 一 N型阱区，邻近于该N+掺杂埋层，且围绕该第一和该第二 P型阱区，从而使该N型阱区的至少一部分被安插于该第一和该第二P型阱区之间； 第一、第二和第三场氧化物(FOX)部分，邻近于该N型阱区而被设置；以及第一、第二、第三和第四场板，该第一场板邻近于该第一 FOX部分而被设置,该第二和该第三场板邻近于该第二 FOX部分的各自部分而被设置，且该第四场板邻近于该第三FOX部分而被设置； 其中该第一和该第二 P型阱的每个包含至少一 N+掺杂板和至少一 P+掺杂板。
19.根据权利要求18所述的电路，其中该双向高电压ESD防护元件更包含: 一阳极，可实行地至少连接到该第一 P型阱的该至少一 N+掺杂板和该至少一 P+掺杂板；以及 一阴极，可实行地至少连接到该第二 P型阱的该至少一 N+掺杂板和该至少一 P+掺杂板； 更在其中该电路包含一马达驱动器电路，该马达驱动器电路包含一输入/输出(I/o)垫和一电力垫，该双向高电压ESD防护元件的该阳极或该阴极的其中之一可实行地连接到该I/O垫，且该双向高电压ESD防护元件的该阳极或该阴极的其中另一可实行地连接到该电力垫。
20.一种半导体装置，包含一第一隔离高电压η通道金属氧化物场效应晶体管(HVNMOS)和一第二隔离HVNM0S，其中该第一和该第二隔离HVNMOS在一公用N型阱隔离区被合并。
21.一种制造一双向双极型结晶体管(BJT)的方法，包含下列步骤: 提供一衬底结构，其中该衬底结构包含一 P型衬底区域和埋藏于该P型衬底区域中的一 N+掺杂埋层； 在该P型衬底区域中形成邻近于该N+掺杂埋层的一第一 P型阱区、一第二 P型阱区和一 N型阱区，其中该N型阱区围绕该第一和该第二 P型阱区，从而使该N型阱区的至少一部分被安插于该第一和该第二 P型讲区之间； 在该第一和该第二 P型阱区的每个中形成至少一 N+掺杂板和至少一 P+掺杂板； 经由处理该N型阱区而形成一氧化物层，其中该氧化物层包含一第一、一第二和一第三场氧化物(FOX)部分；以及 邻近于该氧化物层而形成一第一、一第二、一第三和一第四场板，其中该第一场板邻近于该第一 FOX部分而被形成，该第二和该第三场板邻近于该第二 FOX部分的各自部分而被形成，且该第四场板邻近于该第三FOX部分而被形成。
22.根据权利要求21所述的方法，其中所述在该第一和该第二P型阱区的每个中形成至少一 N+掺杂板和至少一 P+掺杂板的步骤包含子步骤: 在该第一 P型阱区中形成一第一和一第二 N+掺杂板，且在该第二 P型阱区中形成一第三和一第四N+掺杂板； 在该第一 P型阱区中形成一第一 P+掺杂板，且在该第二 P型阱区中形成一第二 P+掺杂板，其中: 该第一 P+掺杂板被安插·于该第一和该第二 N+掺杂板之间，且邻近于该第一和该第二N+掺杂板；以及 该第二 P+掺杂板被安插于该第三和该第四N+掺杂板之间，且邻近于该第三和该第四N+掺杂板。
23.根据权利要求21所述的方法，其中所述在该第一和该第二P型阱区的每个中形成至少一 N+掺杂板和至少一 P+掺杂板的步骤包含子步骤: 在该第一 P型阱区中形成一第一 P+掺杂板，且在该第二 P型阱区中形成一第二 P+掺杂板； 在该第一 P型阱区中形成一第一、一第二、一第三和一第四N+掺杂板，且在该第二 P型阱区中形成一第五、一第六、一第七和一第八N+掺杂板；以及 在该第一 P型阱区中形成一第一和一第二栅极结构，且在该第二 P型阱区中形成一第三和一第四栅极结构，其中: 该第一 P+掺杂板被安插于该第二和该第三N+掺杂板之间，且邻近于该第二和该第三N+掺杂板； 该第一栅极结构被安插于该第一和该第二 N+掺杂板之间，且邻近于该第一和该第二N+掺杂板；以及 该第二栅极结构被安插于该第三和该第四N+掺杂板之间，且邻近于该第三和该第四N+掺杂板。
24.根据权利要求23所述的方法，其中该多个栅极结构包含一多晶硅层。
25.根据权利要求24所述的方法，其中所述形成该多晶硅层是在离子注入按照一硬式掩膜而被执行。
26.根据权利要求21所述的方法，其中所述形成该第一、该第二和该第三FOX部分是经由一娃局部氧化(LOCOS)工艺而被执行。
27.根据权利要求21所述的方法，其中所述形成该第一、该第二和该第三FOX部分是经由一浅沟道隔离(STI)工艺而被执行。
28.根据权利要求21所述的方法，其中该N+埋层包含一η型外延层。
29.根据权利要求21所述的方法，其中该N+埋层包含一深N型阱。
30.根据权利要求21所述的方法，其中该N+埋层包含多个叠层的N+埋层。
31.根据权利要求21所述的方法，其中每一P型阱区包含一叠层的P型阱和P+埋层。
32.根据权利要求21所述的方法，其中所述形成该多个P型阱区是经由P型注入而被执行。
33.根据权利要求21所述的方法，其中所述形成该N型阱区是经由N型注入而被执行。
34.根据权利要求21所述的方法，其中所述制造该双向BJT是经由一单层多晶工艺而被执行。
35.根据权利要求21所述的方法，其中所述制造该双向BJT是经由一双层多晶工艺而被执行。
36.根据权利要求21所述的方法，其中所述制造该双向BJT是经由一非外延工艺而被执行。
37.根据权利要求36所述的方法 ，其中该非外延工艺包含一个三阱工艺。
【文档编号】H01L21/8249GK103855152SQ201210521409
【公开日】2014年6月11日 申请日期:2012年12月7日 优先权日:2012年12月7日
【发明者】陈信良, 洪志临, 杜硕伦 申请人:旺宏电子股份有限公司