一种半导体器件的制造方法
【专利摘要】本发明提供一种半导体器件的制造方法，涉及半导体【技术领域】。该方法包括如下步骤：步骤S101：提供前端器件，在前端器件上形成包括凸起区域和凹陷区域的层间介电层；步骤S102：所述层间介电层的凹陷区域的上方形成图形化的光刻胶；步骤S103：以所述图形化的光刻胶为掩膜对层间介电层进行选择性离子注入，在所述凸起区域形成离子注入区；步骤S104：去除所述图形化的光刻胶；步骤S105：对层间介电层进行CMP，去除所述凸起区域，形成平坦化的层间介电层。该方法通过在进行CMP之前对层间介电层的凸起区域进行离子注入处理，可以有效保证CMP工艺的均一性。
【专利说明】一种半导体器件的制造方法
【技术领域】
[0001]本发明涉及半导体【技术领域】，具体而言涉及一种半导体器件的制造方法。
【背景技术】
[0002]在半导体领域中，自从20世纪90代开始，化学机械抛光(CMP)已经成为半导体器件制造方法中的关键工艺。自0.8um技术节点开始,对层间介电层(ILD,其材料一般为氧化物)的化学机械抛光是CMP工艺被引入的第一步以实现先进的光刻和干法刻蚀工艺。
[0003]然而，由于在半导体器件的制程中，层间介电层中并不存在停止层，因此导致在CMP时无法有效地采用端点探测技术控制CMP过程。这一情况在历史上被称为“失明的”(blind) CMP，给实现晶圆在CMP后的均一性以及缺陷控制带来了极大的挑战。
[0004]随着半导体器件(例如:存储器件)的关键尺寸的不断缩小，CMP工艺的不均一性(non-uniformity)成为半导体器件制造中越来越严重的问题。这一问题在层间介电层的CMP工艺中尤为明显，因为与其他可以依靠停止层进行有效的端点检测和不均一性控制的CMP工艺过程相比，层间介电层的CMP工艺因不具备停止层而导致其对工艺的均一性的控制能力较差。
[0005]下面，结合图1A至图1B，对传统的半导体器件的制造方法进行简要说明，主要涉及层间介电层的CMP工艺。其中，图1A至图1B为各工艺完成后形成的图案的剖视图。传统的半导体器件的制造方法，一般包括如下步骤:
[0006]步骤El:提供一前端器件，在前端器件上形成层间介电层(ILD)。
[0007]具体地，提供前端器件100，在前端器件100上形成层间介电层1010，如图1A所
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[0008]其中，前端器件100，包括半导体衬底，还包括源极、漏极和栅极等形成于所述半导体衬底上的器件。
[0009]步骤E2:对层间介电层进行化学机械抛光(CMP)。
[0010]对层间介电层1010进行CMP，形成抛光后的层间介电层101，形成的图形，如图1B所示。
[0011]在上述半导体器件的制造方法中，由于层间介电层1010中不存在停止层，无法对其使用端点检测的方法进行CMP以控制CMP的均一性，因此，很难对CMP后的层间介电层101的均一性进行有效控制。随着半导体器件的关键尺寸的不断缩小，尤其当半导体技术的工艺节点发展到28nm及以下，这一问题变得越来越严重。
[0012]因此，为了解决上述问题，需要提出一种新的半导体器件的制造方法。
【发明内容】
[0013]针对现有技术的不足，本发明提供一种半导体器件的制造方法，包括如下步骤:
[0014]步骤SlOl:提供前端器件，在所述前端器件上形成包括凸起区域和凹陷区域的层间介电层；[0015]步骤S102:在所述层间介电层的凹陷区域上方的图形化的光刻胶；
[0016]步骤S103:以所述图形化的光刻胶为掩膜对所述层间介电层进行选择性离子注入，在所述凸起区域形成离子注入区；
[0017]步骤S104:去除所述图形化的光刻胶；
[0018]步骤S105:对所述层间介电层进行CMP，去除所述凸起区域，形成平坦化的层间介电层。
[0019]其中，所述前端器件包括半导体衬底和形成于所述半导体衬底上的器件。
[0020]其中，在所述步骤SlOl中，形成所述层间介电层的方法为化学气相沉积法或物理气相沉积法。
[0021]其中，所述步骤S102包括:在所述前端器件上形成覆盖所述层间介电层的光刻胶对所述光刻胶进行图形化，光刻去除所述光刻胶位于所述层间介电层的凸起区域的部分，保留其余部分。
[0022]其中，在所述步骤S103中，离子注入的深度小于等于所述层间介电层的凸起区域的高度。
[0023]其中，所述层间介电层的凸起区域的高度为500.、_.5000人。
[0024]其中，在所述步骤S103中，所述离子注入采用的离子为以下物质中的至少一种:
H、C、N、B、BF2、In、P、As 和 Sb。
[0025]其中，在所述步骤S103中，离子注入的能量为5KeV?200KeV，离子注入的剂量为lE14cm2 ?5E15cm2。
[0026]其中，在所述步骤S104中，去除所述图形化的光刻胶的方法为干法刻蚀或湿法刻蚀。
[0027]其中，在所述步骤S105中，所述CMP采用的研磨浆料为氧化铈或硅。
[0028]本发明的半导体器件的制造方法，通过在对层间介电层进行CMP之前对层间介电层的凸起区域进行离子注入处理，使得CMP处理时凸起区域的去除率在很大程度上得到提高，保证了 CMP工艺在使层间介电层平坦化之后可以自动停止，可以有效保证CMP工艺的均一性。
【专利附图】
【附图说明】
[0029]本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
[0030]附图中:
[0031]图1A为现有技术中半导体器件的制造方法步骤El形成的图形的剖视图；
[0032]图1B为现有技术中半导体器件的制造方法步骤E2形成的图形的剖视图；
[0033]图2A为本发明提出的一种半导体器件的制造方法的步骤a形成的图形的剖视图；
[0034]图2B为本发明提出的一种半导体器件的制造方法步骤b形成的图形的剖视图；
[0035]图2C为本发明提出的一种半导体器件的制造方法步骤c形成的图形的剖视图；
[0036]图2D为本发明提出的一种半导体器件的制造方法步骤d形成的图形的剖视图；
[0037]图2E为本发明提出的一种半导体器件的制造方法步骤e形成的图形的剖视图；[0038]图2F为本发明提出的一种半导体器件的制造方法步骤f形成的图形的剖视图；
[0039]图3为本发明提出的一种半导体器件的制造方法的流程图。
【具体实施方式】
[0040]在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
[0041]应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
[0042]应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
[0043]空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之
上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
[0044]在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
[0045]这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本发明的范围。
[0046]为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明提出的半导体器件的制造方法。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
[0047]下面，参照图2A-图2F和图3来描述本发明提出的半导体器件的制造方法一个示例性方法的详细步骤。其中，图2A-图2F示出了本发明提出的一种半导体器件的制造方法的各步骤的形成的图形的示意性剖面图；图3为本发明提出的一种半导体器件的制造方法的流程图。
[0048]本发明提出的半导体器件的制造方法，具体包括如下步骤:
[0049]步骤a:提供前端器件200，在前端器件上形成层间介电层(ILD) 2010。形成的图形，如图2A所示。
[0050]其中，前端器件200，包括半导体衬底和形成于所述半导体衬底上的器件。其中，器件可以包括源极、漏极和/或栅极，还可以包括其他部件，本发明实施例并不对此进行限定。
[0051]形成层间介电层2010的方法，可以为沉积法，如化学气相沉积法或物理气相沉积法。
[0052]一般而言，由于前端器件200的表面并不平整，形成的层间介电层2010的上表面也并不平整，因此，层间介电层2010包括凸起区域20101以及凹陷区域20102。这也是后续需要对层间介电层2010进行CMP (化学机械抛光)的原因之一。通常地，凸起区域20101一般位于栅极的上方，而凹陷区域20102则位于栅极之间的区域的上方。
[0053]作为示例，在本实施例中，前端器件的半导体衬底选用单晶硅材料构成。在所述半导体衬底中形成有隔离结构，所述隔离结构为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构，所述隔离结构将半导体衬底分为NMOS部分和PMOS部分。所述半导体衬底中还形成有各种阱(well)结构，为了简化，图示中予以省略。上述形成阱(well)结构、隔离结构、栅极结构的工艺步骤已经为本领域技术人员所熟习，在此不再详细加以描述。
[0054]步骤b:在所述层间介电层上形成一层光刻胶600，形成的图形如图2B所示。
[0055]形成光刻胶600的方法，可以为旋涂法等。
[0056]其中，光刻胶600覆盖上述的层间介电层2010的凸起区域20101以及凹陷区域20102。光刻胶600在层间介电层2010的凸起区域20101以及凹陷区域20102也会相应形成凸起和凹陷，具体如图2B所示。
[0057]步骤c:对光刻胶600进行构图工艺处理，形成图形化的光刻胶600’，图形化的光刻胶600’位于层间介电层2010的凹陷区域20102的上方。形成的图形，如图2C所示。
[0058]也就是说，通过对光刻胶600进行构图工艺处理，去除了其位于层间介电层2010的凸起区域20101的部分，仅保留其位于凹陷区域20102的部分。
[0059]其中，在本发明实施例中，实现步骤c的具体方法可以为:采用对准工艺进行图形化，光刻(曝光、显影)去除光刻胶600位于层间介电层的凸起区域的部分，保留其余部分。
[0060]步骤d:以图形化的光刻胶600’为掩膜，对层间介电层2010的凸起区域20101进行离子注入，形成离子注入区2011。形成的图形，如图2D所示。
[0061]在本实施例中，图形化的光刻胶600’的存在，可以保证层间介电层2010的凹陷区域20102免于被注入离子；也就是说，本步骤的离子注入为选择性离子注入(即，仅对凸起区域20101进行离子注入)。其中，图2D中的“箭头”用于示意离子注入工艺。
[0062]在步骤d中，离子注入的深度应小于等于层间介电层的凸起区域20101的高度，以避免离子注入到层间介电层的凹陷区域20102的上表面之下。其中，凸起区域20101的高度，指凸起区域20101的顶点到凹陷区域20102的上表面的垂直距离。并且，凸起区域20101
的高度(记作h)通常为500?5000人。
[0063]在本实施例中，注入的离子可以为以下物质中的至少一种:H、C、N、B、BF2、In、P、As和Sb。其中，离子注入的能量可以为5KeV?200KeV ;离子注入的剂量可以为lE14cm_2?5E15cm20
[0064]经过步骤d的对层间介电层2010的凸起区域20101进行的离子注入处理，破坏了层间介电层2010的凸起区域20101的化学键和晶体结构。这使得在后续进行CMP处理时，研磨浆料对凸起区域20101的腐蚀作用被增强，凸起区域20101的去除率在很大程度上得到提高。进而使得可以很好地控制CMP工艺，保证CMP工艺在去除层间介电层2010的凸起区域20101以及使层间介电层2010平面化之后可以自动地停止，可以有效地保证CMP工艺的均一性。
[0065]由于进行离子注入的区域与没有进行离子注入的区域的去除率不同，因此，如果将离子注入到层间介电层的凹陷区域20102的上表面之下(即注入深度大于凸起区域20101的高度)，将造成层间介电层难以良好地平坦化。
[0066]步骤e:去除图形化的光刻胶600’，形成的图形如图2E所示。
[0067]其中，去除该图形化的光刻胶600’的方法，可以为干法刻蚀或者湿法刻蚀。
[0068]步骤f:对层间介电层2010进行CMP，去除凸起区域20101，形成平坦化的层间介电层201。形成的图形，如图2F所示。
[0069]在本步骤中，进行CMP所采用的研磨浆料可以为氧化铈(Ce02)或硅(Silica)。
[0070]由于在步骤d中对层间介电层2010的凸起区域20101进行了离子注入处理，该离子注入处理破坏了层间介电层2010的凸起区域20101的化学键和晶体结构，因此，CMP处理时，研磨浆料对凸起区域20101的腐蚀作用被增强，凸起区域20101的去除率在很大程度上得到了提高；也就是说，在离子注入区(层间介电层2010的凸起区域20101)和非注入区(层间介电层2010的凹陷区域20102)形成了高的选择比。这使得可以很好地控制CMP工艺，保证CMP工艺在去除层间介电层2010的凸起区域20101以及使层间介电层2010平面化(SP，平坦化)之后可以自动地停止，可以有效保证CMP工艺的均一性。如果CMP工艺无法及时停止，造成对层间介电层过度腐蚀形成贯穿，很可能造成器件短路。这也是现有技术中存在的一个问题，而本发明实施例由于可以很好地控制CMP工艺，因而可以避免这一问题的出现。
[0071]本发明实施例的半导体器件方法，通过对层间介电层的CMP工艺进行改善，保证了 CMP的均一'丨生。该方法可以改善晶圆之间(wafer to wafer)的均一'丨生、晶圆内部(withinwafer)的均一性以及裸片(die)内部(within die)的均一性。
[0072]至此，完成了根据本发明示例性实施例的方法实施的半导体器件制造的关键步骤。解决了现有技术中对层间介电层进行CMP处理时难以控制CMP的均一性的问题。本领域的技术人员可以理解，在这些步骤(步骤a至f)之前还可以包括:形成源极和漏极的步骤、形成其他部件(图形)的步骤等；在这些步骤(步骤a至f)之后还可以包括:形成金属硅化物的步骤、形成大马士革结构的步骤等等，此处不再赘述。
[0073]本发明实施例的半导体器件的制造方法，通过在对层间介电层进行CMP之前对层间介电层的凸起区域进行离子注入处理，使得CMP处理时凸起区域的去除率在很大程度上得到提高，保证了 CMP工艺在使层间介电层平坦化之后可以自动停止，可以有效保证CMP工艺的均一性。并且，该方法可以在一定程度上防止电路短路问题的发生。
[0074]图3示出了本发明提出的半导体器件的制造方法的流程图，用于简要示出整个制造工艺的流程。
[0075]步骤SlOl:提供前端器件，在所述前端器件上形成包括凸起区域和凹陷区域的层间介电层；
[0076]步骤S102:在所述层间介电层的凹陷区域的上方形成图形化的光刻胶；
[0077]步骤S103:以所述图形化的光刻胶为掩膜对所述层间介电层进行选择性离子注入，在所述凸起区域形成离子注入区；
[0078]步骤S104:去除所述图形化的光刻胶；
[0079]步骤S105:对所述层间介电层进行CMP，去除所述凸起区域，形成平坦化的层间介电层。
[0080]本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
【权利要求】
1.一种半导体器件的制造方法，其特征在于，所述方法包括如下步骤: 步骤SlOl:提供前端器件，在所述前端器件上形成包括凸起区域和凹陷区域的层间介电层； 步骤S102:在所述层间介电层的凹陷区域的上方形成图形化的光刻胶； 步骤S103:以所述图形化的光刻胶为掩膜对所述层间介电层进行离子注入，在所述凸起区域形成离子注入区； 步骤S104:去除所述图形化的光刻胶； 步骤S105:对所述层间介电层进行化学机械抛光，去除所述凸起区域，形成平坦化的层间介电层。
2.如权利要求1所述的半导体器件的制造方法，其特征在于，所述前端器件包括半导体衬底和形成于所述半导体衬底上的器件。
3.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤SlOl中，形成所述层间介电层的方法为化学气相沉积法或物理气相沉积法。
4.如权利要求1所述的半导体器件的制造方法，其特征在于，所述步骤S102包括:在所述前端器件上形成覆盖所述层间介电层的光刻胶，对所述光刻胶进行图形化，光刻去除所述光刻胶位于所述层间介电层的凸起区域的部分。
5.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S103中，离子注入的深度小于等于所述层间介电层的凸起区域的高度。
6.如权利要求5所述的半导体器件的制造方法，其特征在于，所述层间介电层的凸起区域的高度为500、.5000人。
7.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S103中，所述离子注入采用的离子为以下物质中的至少一种:H、C、N、B、BF2, In、P、As和Sb。
8.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S103中，离子注入的能量为5KeV?200KeV，离子注入的剂量为IEHcnT2?5E15cnT2。
9.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S104中，去除所述图形化的光刻胶的方法为干法刻蚀或湿法刻蚀。
10.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S105中，所述化学机械抛光采用的研磨浆料为氧化铈或硅。
【文档编号】H01L21/768GK104037078SQ201310068028
【公开日】2014年9月10日 申请日期:2013年3月4日 优先权日:2013年3月4日
【发明者】邓武锋 申请人:中芯国际集成电路制造(上海)有限公司