具有低寄生bjt增益和稳定阈值电压的横向绝缘栅极双极型晶体管结构的制作方法

具有低寄生bjt增益和稳定阈值电压的横向绝缘栅极双极型晶体管结构的制作方法
【专利摘要】本发明提供了一种具有低寄生BJT增益和稳定阈值电压的金属氧化物半导体横向扩散器件(HV?LDMOS)，尤其是横向绝缘栅极双极结型晶体管(LIGBT)及其形成方法。该器件包括绝缘体上硅(SOI)衬底，其具有漂移区域、漂移区域中的两个相反掺杂的阱区域、位于漂移区域和第二阱区域上方并嵌入其中的两个绝缘结构、栅极结构以及源极区域，该源极区域处在第二阱区域中且位于嵌在第二阱区域中的第三阱区域上方。第三阱区域设置在栅极结构和第二绝缘结构之间。
【专利说明】具有低寄生BJT增益和稳定阈值电压的横向绝缘栅极双极型晶体管结构
【技术领域】
[0001]本发明总的来说涉及半导体技术，更具体地，涉及高压半导体器件及其制造方法。【背景技术】
[0002]半导体集成电路(IC)材料、设计、处理以及制造的技术进步使得IC器件不断缩小，每一代均具有比上一代更小和更复杂的电路。
[0003]由于包括诸如金属氧化物半导体场效应晶体管(MOSFET)的器件的半导体电路应用于高电压应用，诸如包括已知为高电压横向绝缘栅极双极型晶体管(HVLIGBT)的HVLDMOS类型的高电压横向扩散金属氧化物半导体器件(HV LDM0S)，针对变化阈值电压而产生一些问题。MOS制造工艺流程可以包括多次高浓度注入。可惜多次注入也降低了寄生BJT的增益，这会闭锁并影响器件性能。寄生BJT是当晶体管导通时允许高电流流过的LIGBT的一部分。当LIGBT导通时，电子流经LIGBT的沟道，且空穴同时流经寄生BJT。因此，在寄生BJT中形成了使高电流用于LIGBT的低阻抗路径。寄生BJT中的不期望电阻会导致LIGBT过热。
[0004]对于正常操作的LIGBT，当LIGBT截止时，寄生BJT截止。LIGBT的内部闭锁电路是指即使LIGBT截止寄生BJT电路仍持续流动的情况。持续的空穴电流会损坏晶体管并造成产品故障。虽然开发了包括使用深P型阱的多种方法来减小寄生BJT增益并减小寄生BJT路径中的阻抗，但仍持续寻求具有低寄生BJT增益和一致的阈值电压的HV LIGBT器件及其制造方法。

【发明内容】

[0005]根据本发明的一个方面，提供了一种半导体器件，包括:半导体衬底，具有绝缘体层和位于绝缘体层上方的硅层；以及晶体管区域，位于半导体衬底上方。晶体管区域包括:漂移区域，具有第一导电类型并位于绝缘体层上方；第一阱区域，位于漂移区域中并具有第一导电类型；第二阱区域，位于漂移区域中并具有第二导电类型，第二导电类型与第一导电类型相反；第一绝缘结构，位于第一阱区域和第二阱区域之间的漂移区域上方并且部分地嵌入漂移区域；第二绝缘结构，位于第二阱区域上方并且部分地嵌入第二阱区域；栅极结构，位于第一绝缘结构上方并且部分地位于第二阱区域上方；漏极区域，位于第一阱区域中；源极区域，位于第二绝缘结构和栅极结构之间的第二阱区域中，源极区域包括具有第二导电类型的第一源极区域和具有第一导电类型的第二源极区域，第二源极区域部分地设置在栅极结构的一部分之下；和第三阱区域，位于第二阱区域内并设置在源极区域的下方，第三阱区域以高于第二阱区域的剂量具有第二导电类型并且不被设置在栅极结构的下方。
[0006]优选地，第一导电类型是η型，并且第二源极区域与SOI衬底上的低压晶体管区域中的轻掺杂漏极(LDD)区域相比具有更高的η型掺杂物浓度。
[0007]优选地，第一阱区域包括位于第二源极区域之下的低阻抗区域。[0008]优选地，该半导体器件进一步包括:位于第一绝缘结构下方且具有第二导电类型的环阱。
[0009]优选地，从上往下看时，第二阱区域、第一绝缘结构、第二绝缘结构、栅极结构和源极结构中的每一个都具有弯曲形状。
[0010]更优选地，弯曲形状形成椭圆形。
[0011]优选地，第二源极区域部分地设置在栅极隔离件的下方。
[0012]优选地，栅极结构包括栅极电介质，并且栅极电介质包括氧化硅或高K介电材料。
[0013]优选地，第二源极区域进一步部分地设置在栅极电介质的下方。
[0014]优选地，半导体衬底为P型，或者半导体衬底为η型。
[0015]根据本发明的另一方面，提供了一种制造晶体管的方法，包括:提供半导体衬底，半导体衬底具有第一导电类型的衬底、绝缘层和具有第二导电类型的娃层；在娃层中掺杂具有第二导电类型的第一阱区域；在硅层中掺杂具有第一导电类型的第二阱区域和第三阱区域，第二阱区域和第三阱区域具有不同的峰值掺杂物浓度，并且第一阱区域、第二阱区域和第三阱区域彼此不重叠；在第一阱区域和第三阱区域之间的第二阱区域之中和上方热生长第一绝缘层并且在第三阱区域中热生长第二绝缘层；在衬底上形成栅极堆叠件，栅极堆叠件具有覆盖第一绝缘层的第一部分、覆盖第三阱区域的一部分的第二部分；在第三阱区域中形成第一源极区域，第一源极区域具有第二导电类型；形成围绕栅极堆叠件的栅极隔离件；在第二绝缘层和栅极隔离件之间的第三阱区域中掺杂第四阱区域，第四阱区域具有第一导电类型；在第四阱区域的一部分上方形成第二源极区域；以及在第一阱区域中形成漏极区域。
[0016]优选地，第一导电类型是P型，并且在第三阱区域中形成第一源极区域包括:在形成栅极隔离件之前，注入具有第二导电类型的轻掺杂源极(LDS)区域；以及在形成栅极隔离件之后，以锐角将η型掺杂物注入栅极隔离件下方的第三阱中。
[0017]优选地，在掺杂第一阱区域之后进行以锐角注入η型掺杂物的步骤。
[0018]优选地，第一导电类型是P型，并且在第三阱中形成第一源极区域包括:在形成栅极隔离件之后，以垂直角度以比形成LDS区域的注入更高的剂量向LDS区域注入η型掺杂物。
[0019]优选地，第一导电类型是P型，并且在第三阱区域中形成第一源极区域包括:在形成栅极隔离件之前，使用η型掺杂物以比半导体衬底上的低压晶体管区域中的轻掺杂漏极(LDD)区域更高的掺杂浓度注入第一源极区域。
[0020]优选地，在第三阱区域中掺杂第四阱区域包括:以大于约2E14/cm3的浓度注入硼。
[0021]优选地，以大约8E14/cm3的浓度注入硼。
[0022]优选地，该方法进一步包括:在第三阱和第一绝缘层的一部分上方热生长栅极电介质。
[0023]优选地，该方法进一步包括:在漏极区域、栅极结构和源极区域上形成互连件。
[0024]优选地，热生长包括在高于800摄氏度的高温下将半导体衬底的一部分暴露给氧和水。
【专利附图】

【附图说明】[0025]当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明。应该强调的是，根据工业中的标准实践，各种部件没有被按比例绘制并且仅仅用于说明的目的。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。
[0026]图1A和图1B是两个不同的HV LIGBT晶体管器件的截面图。
[0027]图2A是根据本公开的多个实施例的HV LIGBT晶体管的截面图。
[0028]图2B是根据本发明的不同实施例的HV LIGBT晶体管的截面顶视图。
[0029]图3A和图3B是根据本公开的各个方面制造HV LIGBT器件的方法流程图。
[0030]图4A至图41是根据本公开的一个或多个实施例在各个制造阶段中的本公开的HVLIGBT器件实施例的截面图。
[0031]图5是比较HV LIGBT和本公开的HV LIGBT实施例的导通状态电流的图表。
[0032]图6A和图6B是比较HV LIGBT和本公开的HV LIGBT实施例的硼浓度分布的曲线图。
[0033]将参考附图详细地解释各个实施例。
【具体实施方式】
[0034]以下公开提供了多种不同实施例或实例，用于实现本发明的不同特征。以下将描述组件和布置的特定实例以简化本发明。当然，这些仅是实例并且不旨在限制本发明。另夕卜，本发明可以在多个实例中重复参考符号和/或字符。这种重复用于简化和清楚，并且其本身不表示所述多个实施例和/或配置之间的关系。而且，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括其他部件可以形成在第一部件和第二部件之间使得第一部件和第二部件不直接接触的实施例。
[0035]在此可使用诸如“在...下面”、“下面的”、“在...上面”、“上面的”、以及“在...上方”等空间关系术语来容易地描述如图中所示的一个元件或部件与另一元件或部件的关系。应当理解，除图中所示的方位之外，空间关系术语将包括使用或操作中的装置的各种不同的方位。例如，如果翻转图中所示的装置，则被描述为在其他元件或部件“下面”或“之下”的元件将被定位为在其他元件或部件的“上面”。因此，示例性术语“在...下面”包括在上面和在下面的方位。装置可以以其它方式定位(旋转90度或在其他方位)，并且通过在此使用的空间关系描述符进行相应地解释。
[0036]在多个实施例中，示出了具有一致的阈值电压(Vt)和寄生BJT的低阻抗路径的HVLIGBT晶体管以及制造这种器件的方法。
[0037]图1A是HV LIGBT晶体管的截面图。在图1A中，在绝缘体上硅(SOI)衬底中制造η型HV MOS器件100，其中SOI衬底具有P型衬底101、绝缘体层103和硅层105。N漂移区域102形成在硅层105中。场氧化物108形成在η漂移区域102上方，并且栅极104形成在场氧化物108中以及场氧化物108的一部分之上。源极107和漏极109形成在栅极104的相对侧。源极区域包括一对被包含在P阱111中的相反掺杂的区域P+(112)和η+(113)。源极终端123与掺杂区域112和113电连接。在场氧化物108的边缘处，η型掺杂阱121形成在η漂移区域102中，并且ρ+掺杂区域115通过漏极109与漏极终端122电连接。由于HV晶体管与同一集成电路中的其他晶体管相比经受更高的工作电压和更高的工作电流，因此任何衬底泄漏都会对其他晶体管的常规工作造成明显干扰。SOI衬底的使用允许HV晶体管与半导体器件中的其他晶体管的完全隔离。HV晶体管100可经受与所述寄生BJT(p-n-p的115/102/111)相关的一些问题。
[0038]图1B是 申请人:已知的HV LIGBT器件150的截面图。与图1A中的器件100相比，器件150具有处在场氧化物108下方的P环层106。在图1B中，在SOI衬底上制造η型HVLIGBT器件150，其中SOI衬底具有P型衬底101、绝缘体层103和硅层105。η漂移区域102形成在硅层105中。形成η漂移区域102的硅层中的η型掺杂可以提供作为SOI衬底的部分或随后在单独的工艺中进行掺杂。场氧化物108直接在P环层106上方形成在η漂移区域102上并部分嵌入到其中。在场氧化物108的一侧上是漏极区域157，该区域包括形成在η阱152中的P掺杂漏极区域170。在场氧化物的另一侧上是位于η漂移区域102中的P阱154。栅极结构159与场氧化物108和ρ阱154部分重叠。栅极结构包括栅极堆叠件161和位于栅极堆叠件161两侧的栅极隔离件163。栅极堆叠件161包括栅极电介质和可以由多晶硅或金属制成的栅电极。
[0039]源极区域1584近栅极结构159设置在ρ阱154中。源极区域158包括ρ型区域182和η型区域183，两者均包含在ρ阱154中。在沉积栅极隔离件163之前，通过掺杂η型掺杂物来形成轻掺杂源极(LDS)区域184。在沉积栅极隔离件之后，注入另一个η型区域183。如放大图所示，当形成η型区域183时额外地注入LDS184的一部分，从而将LDS184分成栅极隔离件163下方的轻掺杂区域187和源极区域158中的较重掺杂区域185。η型区域183还可以包括两个区域185和186。区域185与LDS184重叠。η型区域183的η型掺杂物浓度电压制(electrically overcome)深ρ讲155的ρ型浓度。
[0040]在形成场氧化物和源极区域之前，将深ρ阱(DPW) 155形成在ρ阱154中。DPW155通过增加空穴路径的P阱154部分中的ρ型掺杂来减小寄生BJT中的空穴电流的阻抗，该空穴路径从P掺杂漏极区域170开始直至η漂移区域102并且随后到达ρ阱154。然而，必须注意确保P型掺杂物浓度在栅极结构下方的沟道区域中不增大。实线156a示出了注入时DPW155的边界。然而，在随后使用非常高温度的场氧化物和栅极电介质形成之后，DPW155的边界发生偏移，因为较高浓度的区域DPW155的掺杂物朝向较低浓度的区域ρ阱154扩散，如虚线156b所示。结果，栅极边缘周围的ρ型掺杂物浓度可能增大，尤其在栅极隔离件下方的LDS区域187中，并且由于扩散而增加了器件的阈值电压。由于在氧化物形成过程中所经受的温度略微不同，扩散率可能由于晶圆不同而不同以及由于晶圆上的位置而不同。因此，对阈值电压的影响也由于器件不同而不一致。虽然移动DPW155远离栅极或者降低DPW155中的掺杂物浓度可减小不同LDMOS器件150之间阈值电压的变化，但空穴电流路径中的空穴阻抗将相应地增大，这增大了闭锁型器件故障的可能性。
[0041]本发明公开了一种HV LDMOS晶体管，尤其是与图1A和图1B中的晶体管相比具有相对一致的阈值电压(Vt)和寄生BJT的较低阻抗路径的LIGBT。本公开的HV LIGBT通过增大路径中的P型掺杂物浓度而在空穴载体路径中具有减小的空穴阻抗。
[0042]HV LIGBT还通过增大栅极边缘附近的η型掺杂物浓度来改善阈值电压一致性，这降低了 P型掺杂物扩散到栅极结构下方的沟道区域中的可能性。在一些实施例中，该方法避免了不得不使用额外的光掩膜来实现低阻抗路径以及部分栅极结构下方较高的η型掺杂物区域。通过在形成场氧化物和栅极电介质之后与图1B的DPW类似但更接近栅极注入ρ阱来实现该低阻抗路径。由于热氧化物部件已经形成，部分制造的器件不经受非常高的温度，因此明显地降低了 P型掺杂物扩散的可能性。空穴载体路径中的较高P型掺杂物浓度改善了阻抗并且降低了闭锁型器件故障的可能性。通过在LDS形成的过程中增大掺杂浓度或者通过在栅极隔离件下方η型掺杂物的附加成角注入来解决不一致的阈值电压。
[0043]图2Α示出了根据本公开多个实施例的HV LIGBT200的截面图。图2Α的HV LIGBT包括用于寄生BJT的较低阻抗路径(例如，ρ-η-ρ (233/207/213))，并且具有与阈值电压相关的良好一致性。在本实施例中，HV LIGBT200是η型HV LIGBT，由此，SOI衬底包括ρ型硅衬底(P衬底)201、绝缘体层203和硅层205。可选地，SOI衬底可以包括其他元素半导体，诸如锗。衬底也可以包括化合物半导体，诸如碳化硅、砷化镓、砷化铟以及磷化铟。衬底可以包括合金半导体，诸如硅锗、碳化硅锗、磷化镓砷以及磷化镓铟。
[0044]漂移区域207形成在绝缘层203上方，漂移区域207具有与下方的ρ型衬底201不同类型的导电性。例如，衬底201具有ρ型导电性而漂移区域207具有η型导电性。在本实施例中，漂移区域207是绝缘体层203上方的η漂移(η阱)。η漂移区域207可以具有SOI衬底或随后被掺杂η型掺杂物，诸如磷。
[0045]场绝缘层215分隔栅极和漏极结构。可以是场氧化物的场绝缘层215直接在ρ环层211上方形成在η漂移区域207上并部分嵌入其中。在场氧化物215的一侧上是漏极区域(233和209)，其包括形成在η阱209中的ρ+掺杂漏极区域233。在场氧化物215的另一个侧上是位于η漂移区域207中的ρ阱213。栅极结构部分地覆盖场氧化物215和ρ阱213。栅极结构包括栅极堆叠件219和位于栅极堆叠件219两侧的栅极隔离件221。栅极堆叠件219包括栅极电介质和可以由多晶硅或金属制成的栅电极。
[0046]源极区域紧邻栅极结构设置在ρ阱213中。源极区域包括P型区域ρ+(231)和η型区域N+ (229)，两者均包含在ρ阱213中。在沉积栅极隔离件221之前，首先通过掺杂η型掺杂物来形成轻掺杂源极(LDS)区域225。在沉积栅极隔离件之后，在隔离件下方以一定角度注入η型区域227。
[0047]在形成场氧化物215和217以及栅极隔离件221之后，在ρ阱213中形成另一个ρ阱223。P阱223是低阻抗区域，其通过增大BJT空穴路径的ρ阱223部分中的ρ型掺杂来减小寄生BJT中的空穴电流的阻抗。以垂直角度对P阱213进行注入并且与场氧化物217和栅极隔离件221对齐。由于在形成场氧化物之后通过形成ρ阱223而减少或消除了 ρ型掺杂物扩散问题，所以与图1B的DPW相比可以更接近栅极而注入ρ阱223。相对于图1B的结构，更近的注入增大了空穴电流路径中的P型掺杂物浓度并减小了阻抗。另外，在栅极隔离件下方注入的η型区域227进一步中和了附近的任意ρ型掺杂物，从而降低了对阈值电压的任意影响。
[0048]图2Β示出了图2Α的HV LIGBT的截面的实施例的截面顶视图。图2Β示出了 HVLIGBT具有椭圆形的实施例，其一个实施例为圆形。图2Α是从图2Β中标为“示图B”的参考平面截取的截面图。同时，图2Β是从图2Α中标为“示图Α”的参考平面截取的截面图。
[0049]为了简单参考，图2Α和图2Β的相同元件标有相同的元件标号。从椭圆顶视图的中心开始，漏极P+部分233是最小的椭圆。小部分暴露的η阱209围绕漏极ρ+部分233。漏极P+部分233和暴露的η阱209共同被视为漏极区域。首先，场氧化物215是具有围绕漏极区域的实线的椭圆环。在第一场氧化物215下方是ρ环211，ρ环的边缘以虚线示出。注意，仅有从图2Α中挑选出来的晶体管元件反映在图2Β中，因为许多元件均处在截面图A切口之下。径向向外地，下一个椭圆环是P阱213的暴露部分，然后是η+源极区域229，随后是P+源极区域231。最外围的椭圆环示出了场氧化物217。注意，如图所示，η漂移区域207设置在整个示图以下。然而，在一些实施例中，可以暴露出小部分。例如，在一些实施例中可以暴露围绕场氧化物215的小部分η漂移区域。晶体管200允许漏极焊盘朝向椭圆结构的中心放置，以使击穿电压最小。与连续弯曲的椭圆形相反，椭圆形状具有适当笔直的长边。可以限定椭圆形状来利用更多的边角区域并减少IC芯片上矩形部分的边角处的不可使用率。根据所要求晶体管的尺寸，可以按需要增大或减小长边。在一些实施例中，椭圆的弯曲部分可以是椭圆的一部分。在其他实施例中，这些环可以是椭圆或其他锥形截面，诸如抛物线。
[0050]图3Α和图3Β是根据本公开多个方面制造高压横向扩散MOS半导体晶体管器件的方法300的流程图。应该注意，可以在互补金属氧化物半导体(CMOS)技术工艺流程中实施方法300。因此，可以理解，可以在方法300之前、期间和之后设置额外的工艺，并且在此仅对一些工艺进行简要描述。图3B示出了根据本公开的一些实施例的方法300的一部分。
[0051]方法300以框301开始，提供SOI半导体衬底。例如，如图4A所示，提供具有第一导电类型(P型)衬底401、绝缘体层403以及具有第二导电类型(η型)的硅层405的SOI衬底。在下文中可以将SIO衬底称为工件。硅层405的η型区域是漂移区域407，也被称为η漂移区域407。在框303中，对具有第二导电类型(η型)的第一阱区域进行掺杂。例如，在图4Α中，第一阱区域409形成在硅层405中。掺杂可以是使用η型掺杂物(诸如硼)的注入。η阱409具有高于η漂移区域407的掺杂物浓度。在一些实施例中，掺杂物浓度的区别可以是一个量级或更大。
[0052]在框303中，对具有第一导电类型的第二阱区域和第三阱区域进行掺杂。第二阱区域和第三阱区域具有不同掺杂物浓度，并且可以顺序掺杂或者部分一起掺杂。在一些实施例中，使用不同的浓度和注入能量来分别向第二阱区域和第三阱区域掺杂P型掺杂物，诸如硼。在其他实施例中，第三阱区域被注入两次，第一次利用第二阱区域，而第二次对其自身进行注入，从而实现第三阱区域中具有比第二阱区域中更高的掺杂物浓度。在图4Α中，第二阱区域被标记为参考标号413，而第三阱区域被标记为参考标号411。第二阱区域处在第一阱区域409和第三阱区域411之间，η漂移区域407的暴露部分位于阱区域之间。第一、第二和第三阱区域不需要以任何特定顺序进行注入。第一阱区域409可以最后形成，而第三阱区域411可以在第二阱区域413之前形成。
[0053]方法300继续框307，其中一个或多个绝缘层(也被称为场氧化物)形成在工件上。绝缘层可包括电介质，诸如氧化娃、氮化物或其他适合的绝缘材料。图4Β示出了形成在被漂移区域407围绕的第二阱区域413之上和其中的第一场氧化物415以及形成在第三阱区域411上方的第二场氧化物417。场氧化物415和417可以由热氧化物工艺形成。对工件进行图案化来保护不需要场氧化物的区域。然后，工件在存在氧和任选地存在水的条件下经受高温，例如大约800摄氏度或更高。在一些实施例中，水的存在加速氧化物形成工艺。虽然图4Β示出场氧化物415的边缘与第三阱411的边缘相接，但这些边缘不需要对齐。在一些实施例中，可以在场氧化物415和第三阱411之间设置小部分η漂移区域407。
[0054]再次参考图3Α，在操作309中，在工件上方形成栅极堆叠件。如图4C所示，栅极419覆盖两个或三个区域:栅极堆叠件419的第一部分覆盖绝缘层415的边缘，栅极堆叠件的第二部分覆盖第三阱411的顶面，以及栅极堆叠件任选的第三部分覆盖第三阱411和场氧化物415之间的部分漂移区域407。栅极堆叠件419包括底部介电层(栅极电介质)和上部电极层(栅电极)。栅电极可以是多晶硅或金属。通过包括光刻图案化和蚀刻的工艺将栅极结构419覆盖在绝缘层415、第三阱411和/或漂移区域407上方。下面将描述在绝缘层415、第三阱411和/或漂移区域407上方图案化栅极电介质和电极层的示例性方法。首先使用已知工艺沉积介电层和电极层。通过适当的工艺(诸如，旋涂)在电极层上形成光刻胶层，随后通过光刻图案化方法对其进行图案化以形成图案化光刻胶部件。然后，在多个处理步骤和多个适当的序列中，可以通过干蚀刻工艺将光刻胶图案转印至下方的电极层和介电层，从而形成栅电极和栅极电介质。通过光刻校准过程来控制栅极结构在场氧化物415和第三阱411上方的覆盖。然后剥除该光刻胶层。
[0055]参考图3A，在框311中，在第三阱中形成具有第二导电类型的第一源极区域。在框311至图框315的一些实施例中，第一源极区域包括两部分:部分地处在栅极隔离件下方的第一部分和高掺杂的与栅极隔离件对齐的第二部分。在栅极堆叠件周围形成栅极隔离件并将其与栅极堆叠件对齐之前，对第一部分进行注入。与SOI衬底上的低压晶体管区域中的轻掺杂漏极(LDD)区域相比，第一部分具有更高的掺杂物浓度。例如，半导体器件上的其他(非HV)晶体管包括LDD或轻掺杂源极(LDS)区域，与第一源极区域的第一部分相比，这些区域具有较低的掺杂物浓度。这可以通过使用与LDD/LDS掩膜不同的用于注入该第一部分的光掩模来实现。图4D示出了与栅极堆叠件相邻注入的第一部分421。漏极区域中的另一掺杂区域423可以同时出现或者可以不同时出现。
[0056]第二部分也被称为源极区域的N+部分。在对第二部分进行注入之前，在方法300的框313中形成栅极隔离件。栅极隔离件可以是氮化硅或其他通用的介电材料。图4E示出了围绕栅极堆叠件419的栅极隔离件425。栅极隔离件425和栅极堆叠件419共同形成了栅极结构。使用栅极隔离件425和源于第一部分的光掩模作为边界，N+注入在不使用额外光掩模的情况下形成第一源极区域的第二部分。与第一部分421相比，第二部分具有更高的掺杂物浓度并且在图4E中以虚线示为区域435。
[0057]参考图3A，在框315中，具有第一导电类型(ρ型)的第四阱区域形成在第一绝缘层和栅极隔离件425之间的第三阱区域中。通过向第三阱中注入ρ型掺杂物(诸如，硼)来形成第四阱。图4F示出了与栅极隔离件425和场氧化物417对齐的第四阱427。硼的注入浓度大于大约2E14/cm3或大于大约8E14/cm3。第一源极区域如图所示包括两个部分:位于栅极隔离件下方的部分431和第四阱427中与栅极隔离件对齐的部分429。第四阱具有高于第三阱的掺杂物浓度。具体地，第四阱中的P型掺杂物不会压制第一源极区域中的N+掺杂物，使得图4F所示的区域429仍具有η型导电性。然而，使用更高的能级注入第四阱区域，从而更深地透入第三阱，可以在晶体管操作过程中形成空穴电流路径。因此，更接近栅极边缘实现了更高的P型掺杂浓度，从而为空穴电流提供了低阻抗路径。
[0058]框311至315 —起被称为步骤310。图3Β中示出了步骤310的其他实施例。在使用相同数量的工艺步骤的同时，图3Β的操作消除了对额外光掩模的需求。参考图3Β，在操作331中，在形成栅极隔离件之前注入具有第二导电类型(η型)的轻掺杂源极(LDS)区域。图4D示出了与LDD区域423同时进行注入的LDS区域421。使用一个光掩模与半导体器件上的其他非HV晶体管的其他LDD区域和LDS区域一同注入LDS区域421和LDD区域423。在注入LDS区域421之后，如上所述和图4E中所示，在操作313中形成栅极隔离件425。重新参考图3B，在操作315中，如上所述和如图4B中所示地注入第四阱。
[0059]在操作333中，以锐角向栅极隔离件下面的第三阱中执行η型注入。图4G示出了形成η型阱433的成角度注入。使用比LDS区域更高的剂量注入N阱433，使得增加了隔离件下方的η型掺杂物浓度。由于LIGBT是弯曲的，所以离子束或晶圆旋转以使掺杂物从所有角度透到栅极隔离件下方。注入角度可以约为45度或在大约30度和60度之间。
[0060]在操作335中，以垂直角度将高剂量的η型掺杂物注入LDS区域。如图4Η所示，如所述那样，高剂量的η型注入在第一源极区域中形成N+区域435。N+区域435具有比η阱433和LDS区域更高的掺杂物浓度。
[0061]根据多个实施例，可以不同于所述顺序执行操作315、333和335。例如，可以首先执行操作335，然后以任意顺序执行操作315和333。另外，根据注入工艺参数，η型阱433可以具有其他形状。在一个实施例中，可以使用与N+区域435相同的光掩模注入η型阱433。
[0062]再次参考图3Α，在操作317中，在第四阱的一部分上方形成第二源极区域。使用高剂量的注入工艺来形成第二源极区域。第二源极区域具有高于第四阱427的浓度的第一导电类型(P型)并且被称作P+区域。图41示出了位于第一源极区域和场氧化物417之间的第二源极区域437。
[0063]参考图3Α，在操作319中，漏极区域形成在第一阱区域中。如图41所示，漏极区域439直接形成在第一阱409中的LDD区域上方。漏极区域439包括具有第一导电类型的高掺杂部分。因此，漏极区域439的高掺杂部分可以与第一源极区域的P+区域一同形成。在一些实施例中，例如，如果使用不同的掺杂物浓度，第一阱409和漏极区域439形成在不同操作中。
[0064]用于形成LIGBT晶体管的剩余操作包括在晶体管上方形成接触件。如图2Α所示，接触结构237、239和241形成在晶体管的多个部件上方。接触件241与漏极区域233相连接。接触件239与栅极219相连接。接触件237与源极结构231和229单个或整体连接。层间电介质(ILD)235填充多个接触件之间的空间。在形成接触件之后，在形成互连件后完成互连件的第一层。
[0065]互连件和接触件由导电材料形成，诸如铝、铝/硅/铜合金、钛、氮化钛、钨、多晶硅、金属硅化物或它们的组合，被称为铝互连件。可以通过包括物理汽相沉积(或溅射)、化学汽相沉积(CVD)或它们的组合的工艺形成铝互连件。其他用于形成铝互连件的制造技术可以包括用于图案化垂直连接件(通孔和接触件)和水平连接件(导线)的导电材料的光刻处理和蚀刻。可选地，可以使用铜多层互连件来形成金属图案。铜互连件可以包括铜、铜合金、钛、氮化钛、钽、氮化钽、钨、多晶硅、金属硅化物或它们的组合。可以通过包括CVD、溅射、电镀或其他适合工艺的技术来形成铜互连件。
[0066]ILD材料包括(例如，235)氧化硅、氟化硅玻璃或低介电常数(k)材料。在一些实施例中，ILD包括具有低介电常数的材料，诸如介电常数小于约3.5。在一个实施例中，介电层包括二氧化硅、氮化硅、氮氧化硅、聚酰亚胺、旋涂玻璃(SOG)、氟化物掺杂硅酸盐玻璃(FSG)、碳掺杂氧化硅、BLCK DIAMOND? (加利福尼亚圣克拉拉的AppliedMaterials公司)、干凝胶、气凝胶、非晶氟化碳、聚对二甲苯、BCB(苯并环丁烯)、Silk(密歇根州米德兰的Dow Chemical公司)、聚酰亚胺和/或其他适合的材料。可以通过包括旋涂、CVD、或其他适合的工艺的技术形成介电层。
[0067]接触件和互连件通常是在集成工艺(诸如镶嵌工艺)中形成的金属。在镶嵌工艺中，使用金属(诸如，铜)作为互连件的导电材料。其他金属或金属合金可以被另外或可选地用于各个导电部件。在镶嵌工艺期间，在介电层中形成沟槽，并且将铜填充到沟槽中。然后实施化学机械抛光(CMP)技术来回蚀和平坦化衬底表面。
[0068]在一些实施例中，根据图3A以及图4A至图4F和图41的对应截面相应公开了一种方法。在特定实施例中，图3A的操作的子集(310)用图3B的操作所替代，图3B的操作公开了与图4A至图41的中间截面相应的方法。
[0069]图5是在使用比较HV LIGBT和根据本公开多个实施例的HV LIGBT模拟的晶体管导通状态期间作为漏极电压的函数的晶体管导通状态电流的示图。线501对应于根据本公开多个实施例的HV LIGBT0线503对应于图1B的比较HV LIGBT，其没有改进的低阻抗路径和栅极隔离件下方的额外掺杂。
[0070]在非常低的漏极电压下，两个晶体管随着电流的增大表现类似。然而，在整个高压工作范围内，比较LIGBT (线503)的电流比本公开的LIGBT (线501)增大得快。比较LIGBT在大约320伏处漏极被烧坏，可能是由于空穴电流路径中的过热并导致LIGBT中的短路。线501的LIGBT对应于漏极电压增大到600伏的增大电流。图5示出了本公开的LIGBT实施例增大了高压工作范围。
[0071]图6A和图6B是根据方法实施例的硼浓度梯度的示图。图6A对应于使用所述各种工艺实施例形成的LIGBT。图6B对应于图1B的LIGBT。以掺杂物/cm3的对数刻度示出硼浓度梯度。硼浓度是空穴路径阻抗的代表。换言之，高硼浓度表示低空穴电流阻抗。沿着寄生BJT电流路径，尤其是恰好在源极区域和接触件下方的较高硼浓度将减小寄生BJT阻抗。在图6A和图6B中，Y形的接触件601是源极接触件。栅极603位于源极接触件601旁边。在源极接触件601和栅极603下方以及之间是以白线标记的N+区域605。在图6B中，大约E19.38至E20之间的最高硼浓度出现与N+区域605相邻的源极接触件601下方。以包围大于E18.14的硼浓度的虚线609标记出低阻抗区域。在图6A中，最高硼浓度区域更为分散，出现在N+区域605边缘和下方。以包围大于E18.14的硼浓度的虚线607标记出低阻抗区域。因此，对于空穴电流而言，图6A的LIGBT具有比图6B的LIGBT更大的低阻抗区域。
[0072]在一个方面中，本公开涉及一种半导体器件，其包括绝缘体上硅(SOI)衬底和位于SOI衬底上的晶体管区域，其中该绝缘体上硅衬底具有绝缘体层和位于绝缘体层上方的硅层。晶体管区域包括:漂移区域，具有第一导电类型并位于SOI层上方；第一阱区域，位于漂移区域中并具有第一导电类型；以及第二阱区域，位于漂移阱区域中并具有第二导电类型。第二导电类型与第一导电类型相反。晶体管区域还包括:第一绝缘结构，在第一阱区域和第二阱区域之间的漂移区域上方并且部分地嵌入其中；第二绝缘结构，位于第二阱区域上方并部分地嵌入其中；栅极结构，位于第一绝缘结构上方并且部分位于第二阱区域上方；漏极区域，位于第一阱区域中；以及源级区域，位于第二绝缘结构和栅极结构之间的第二阱区域中。源极区域包括具有第二导电类型的第一源极区域和具有第一导电类型的第二源极区域，其中，第二源极区域部分地设置在部分栅极结构之下。源极区域设置在第二阱区域内的第三阱区域上方。第三阱区域以高于第二阱区域的剂量具有第二导电类型并且不设置在栅极结构之下。
[0073]在另一个方面中，本公开涉及一种形成半导体器件的方法。该方法包括:提供半导体衬底，其具有第一导电类型的衬底、绝缘层以及具有第二导电类型的硅层；在硅层中掺杂具有第二导电类型的第一阱区域；在硅层中掺杂具有第一导电类型的第二阱区域和第三阱区域；在第一阱区域和第三阱区域之间的第二阱区域之中及上方热生长第一绝缘层并且在第三阱区域中热生长第二绝缘层；在衬底上形成栅电极，栅电极具有覆盖第一绝缘层的第一部分和覆盖部分第三阱区域的第二部分；在第三阱区域中形成第一源极区域，第一源级区域具有第二导电类型；形成围绕栅电极的栅极间隔件；在第一绝缘层和栅极隔离件之间的第三阱区域中掺杂具有第一导电类型的第四阱区域；在第四阱区域的一部分上方形成第二源极区域；以及在第一阱区域中形成漏极区域。第二阱区域和第三阱区域具有不同的峰值掺杂物浓度并且彼此不重叠且不与第一阱区域重叠。第二部分覆盖第三阱区域的一部分。
[0074]前面已经描述了多个实施例的特征。本领域的技术人员应该理解，为了实现相同的目的和/或达到在此所介绍的实施例的相同的优点，可以容易地使用本公开作为设计或更改其他工艺和结构的基础。本领域的技术人员还应该意识到这种等效构造不背离本公开的精神和范围，并且在不背离本公开的精神和范围的条件下可以做出各种改变、替换和变化。例如，虽然所论述的新颖的LIGBT具有第一导电类型，如ρ型，但可以对导电类型进行变换。虽然各个实施例包括多个SOI衬底上的工艺步骤，但也可以使用具有合适隔离的另一衬底。例如，可以使用具有埋置氧化物层和各种隔离沟槽的P型衬底。
【权利要求】
1.一种半导体器件,包括: 半导体衬底，具有绝缘体层和位于所述绝缘体层上方的硅层；以及 晶体管区域，位于所述半导体衬底上方，所述晶体管区域包括: 漂移区域，具有第一导电类型并位于所述绝缘体层上方； 第一阱区域，位于所述漂移区域中并具有所述第一导电类型； 第二阱区域，位于所述漂移区域中并具有第二导电类型，所述第二导电类型与所述第一导电类型相反； 第一绝缘结构，位于所述第一阱区域和所述第二阱区域之间的所述漂移区域上方并且部分地嵌入所述漂移区域； 第二绝缘结构，位于所述第二阱区域上方并且部分地嵌入所述第二阱区域； 栅极结构，位于所述第一绝缘结构上方并且部分地位于所述第二阱区域上方； 漏极区域，位于所述第一阱区域中； 源极区域，位于所述第二绝缘结构和所述栅极结构之间的所述第二阱区域中，所述源极区域包括具有所述第二导电类型的第一源极区域和具有所述第一导电类型的第二源极区域，所述第二源极区域部分地设置在所述栅极结构的一部分之下；和 第三阱区域，位于所述第二阱区域内并设置在所述源极区域的下方，所述第三阱区域以高于所述第二阱区域的剂量具有所述第二导电类型并且不被设置在所述栅极结构的下方。
2.根据权利要求1所述的半导体器件，其中，所述第一导电类型是η型，并且所述第二源极区域与所述SOI衬底上的低压晶体管区域中的轻掺杂漏极(LDD)区域相比具有更高的η型掺杂物浓度。
3.根据权利要求1所述的半导体器件，其中，所述第一阱区域包括位于所述第二源极区域之下的低阻抗区域。
4.根据权利要求1所述的半导体器件，其中，从上往下看时，所述第二阱区域、所述第一绝缘结构、所述第二绝缘结构、所述栅极结构和所述源极结构中的每一个都具有弯曲形状。
5.根据权利要求1所述的半导体器件，其中，所述第二源极区域部分地设置在栅极隔离件的下方。
6.根据权利要求1所述的半导体器件，其中，所述半导体衬底为P型，或者所述半导体衬底为η型。
7.—种制造晶体管的方法，包括: 提供半导体衬底，所述半导体衬底具有第一导电类型的衬底、绝缘层和具有第二导电类型的硅层； 在所述硅层中掺杂具有所述第二导电类型的第一阱区域； 在所述硅层中掺杂具有所述第一导电类型的第二阱区域和第三阱区域，所述第二阱区域和所述第三阱区域具有不同的峰值掺杂物浓度，并且所述第一阱区域、所述第二阱区域和所述第三阱区域彼此不重叠； 在所述第一阱区域和所述第三阱区域之间的所述第二阱区域之中和上方热生长第一绝缘层并且在所述第三阱区域中热生长第二绝缘层；在所述衬底上形成栅极堆叠件，所述栅极堆叠件具有覆盖所述第一绝缘层的第一部分、覆盖所述第三阱区域的一部分的第二部分； 在所述第三阱区域中形成第一源极区域，所述第一源极区域具有所述第二导电类型； 形成围绕所述栅极堆叠件的栅极隔离件； 在所述第二绝缘层和所述栅极隔离件之间的所述第三阱区域中掺杂第四阱区域，所述第四阱区域具有所述第一导电类型； 在所述第四阱区域的一部分上方形成第二源极区域；以及 在所述第一阱区域中形成漏极区域。
8.根据权利要求7所述的方法，其中，所述第一导电类型是P型，并且在所述第三阱区域中形成所述第一源极区域包括: 在形成所述栅极隔离件之前，注入具有所述第二导电类型的轻掺杂源极(LDS)区域；以及 在形成所述栅极隔离 件之后，以锐角将η型掺杂物注入所述栅极隔离件下方的所述第三阱中。
9.根据权利要求8所述的方法，其中，所述第一导电类型是P型，并且在所述第三阱中形成所述第一源极区域包括: 在形成所述栅极隔离件之后，以垂直角度以比形成所述LDS区域的注入更高的剂量向所述LDS区域注入η型掺杂物。
10.根据权利要求7所述的方法，其中，所述第一导电类型是P型，并且在所述第三阱区域中形成所述第一源极区域包括: 在形成所述栅极隔离件之前，使用η型掺杂物以比所述半导体衬底上的低压晶体管区域中的轻掺杂漏极(LDD)区域更高的掺杂浓度注入所述第一源极区域。
【文档编号】H01L29/423GK103531619SQ201310119631
【公开日】2014年1月22日 申请日期:2013年4月8日 优先权日:2012年7月6日
【发明者】林隆世, 黄坤铭, 林明毅 申请人:台湾积体电路制造股份有限公司